JPH02141122A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH02141122A JPH02141122A JP63293704A JP29370488A JPH02141122A JP H02141122 A JPH02141122 A JP H02141122A JP 63293704 A JP63293704 A JP 63293704A JP 29370488 A JP29370488 A JP 29370488A JP H02141122 A JPH02141122 A JP H02141122A
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- Japan
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- signal
- circuit
- oscillator
- oscillation
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Links
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- 230000003111 delayed effect Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 2
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- 238000000034 method Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 229910000077 silane Inorganic materials 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、入力信号があって所定時間後に出力信号を発
生するいわゆるオン・デレー回路に関する。
生するいわゆるオン・デレー回路に関する。
（従来技術）
従来オン・デレー回路にはたとえばカウンタが利用され
、入力信号が入力されて後、クロうり信号が発生し、こ
れを計数して後出力信号が発生する構成がとられてきた
。
、入力信号が入力されて後、クロうり信号が発生し、こ
れを計数して後出力信号が発生する構成がとられてきた
。
（発明が解決しようとする問題点）
しかしながら、カウンタを利用する方法はカウンタが誤
って暴走して所定の遅延時間が経過しないうちに出力信
号が発生したり、回路が故障して入力信号がないのに出
力信号が発生する場合が存在した。とくに、安全を確保
する必要がある制御では、このような誤りは危険な場合
がある。
って暴走して所定の遅延時間が経過しないうちに出力信
号が発生したり、回路が故障して入力信号がないのに出
力信号が発生する場合が存在した。とくに、安全を確保
する必要がある制御では、このような誤りは危険な場合
がある。
（問題点を解決する手段）
上述する従来の問題点を解決するために、本発明に係る
遅延回路では、入力信号を、Ｐ ＵＴ発振回路を利用し
た遅延回路に入力し、この発振回路の２つの出力信号を
夫々異るフェールセーフな自己保持回路に入力し、２つ
の自己保持回路の論理積出力信号を遅延出力信号として
いる。
遅延回路では、入力信号を、Ｐ ＵＴ発振回路を利用し
た遅延回路に入力し、この発振回路の２つの出力信号を
夫々異るフェールセーフな自己保持回路に入力し、２つ
の自己保持回路の論理積出力信号を遅延出力信号として
いる。
（作 用）
本発明の遅延回路によれば、故障時出力信号力や発生し
ないフェールセーフなオン・デレー回路とすることがで
きる。
ないフェールセーフなオン・デレー回路とすることがで
きる。
（実施例）
第１図は本発明に係る遅延回路を説明するための基本回
路図を示し、Ｖｃｃは電源、ｌはＰＵＴ（プログラマブ
ル・ユニジャンクシラン・トランジスタ）発振器、２は
入力信号ＩＮとＰＵＴ発振器ｌを構成するＰＵＴのカソ
ードにの出力信号Ｓ との論理積演算を行基本回路の動
作を説明するためのタイムチャートである。
路図を示し、Ｖｃｃは電源、ｌはＰＵＴ（プログラマブ
ル・ユニジャンクシラン・トランジスタ）発振器、２は
入力信号ＩＮとＰＵＴ発振器ｌを構成するＰＵＴのカソ
ードにの出力信号Ｓ との論理積演算を行基本回路の動
作を説明するためのタイムチャートである。
次に第１図の基本回路の動作を第２図のタイムチャート
を参照しながら説明する。
を参照しながら説明する。
して正の出力パルス信号５ｔｐｕＴのカソードＫから抵
抗Ｒ，の端子電圧として発生ずる。
抗Ｒ，の端子電圧として発生ずる。
また、出力信号Ｓが発生するとき、ゲート電を生じる。
演算発振器２は公知のフェールセーフな論理積回路で、
抵抗Ｒ，Ｒ，Ｒ。
抵抗Ｒ，Ｒ，Ｒ。
Ｒ，Ｒ，、Ｒ，Ｒ，Ｒ，。、Ｒ１１、Ｒとトランジスタ
Ｑ、 Ｑ、 Ｑ、 Ｑ、 Ｑｓとから構
成され、帰還発振による論理積回路を形成している。
Ｑ、 Ｑ、 Ｑ、 Ｑ、 Ｑｓとから構
成され、帰還発振による論理積回路を形成している。
すなわち、人力信号ＩＮとＰＵＴ発振回路の出力信号Ｓ
が入力されると、入力信号がないとき導通状態にあった
トランジスタＱ２がＯＦＦして、次の過程で発振する。
が入力されると、入力信号がないとき導通状態にあった
トランジスタＱ２がＯＦＦして、次の過程で発振する。
Ｑｔ：ＯＦＦ→Ｑ、：ＯＦＦ→Ｑ＋：ＯＮ→Ｑｚ：ＯＮ
→Ｑ、： ０Ｎ−４Ｑ、： ＯＦＦ→Ｑｚ：ＯＦＦ→・ この発振出力信号はトランジスタＱ、 Ｑ。
→Ｑ、： ０Ｎ−４Ｑ、： ＯＦＦ→Ｑｚ：ＯＦＦ→・ この発振出力信号はトランジスタＱ、 Ｑ。
と抵抗Ｒ１！とダイオードＤ２で構成される増幅回路を
介して、ダイオードＤ ｓ Ｄ ａ とコンデンサ
Ｃ，Ｃ，で構成される整流回路に伝達され、直流出力Ｅ
０゜となる。−度生じた出力信号ＥＤＯは帰還抵抗ＲＩ
３を介して、ＰＵＴ発振出力信号Ｓの入力される側に帰
還されるので、ＰＵＴ発振出力信号Ｓが消滅しても演算
発振器は発振しつづけ、次に入力信号ＩＮが消滅するま
で自己保持される。
介して、ダイオードＤ ｓ Ｄ ａ とコンデンサ
Ｃ，Ｃ，で構成される整流回路に伝達され、直流出力Ｅ
０゜となる。−度生じた出力信号ＥＤＯは帰還抵抗ＲＩ
３を介して、ＰＵＴ発振出力信号Ｓの入力される側に帰
還されるので、ＰＵＴ発振出力信号Ｓが消滅しても演算
発振器は発振しつづけ、次に入力信号ＩＮが消滅するま
で自己保持される。
図の回路で、演算発振器は回路を構成する要素のいずれ
が故障しても発振できず、したがって、入力信号ＩＮが
ないのに発振して整流出力Ｅゎ。を生じることはない、
また、ＰＵＴ発振回路も回路を構成する要素に故障が起
こった場合発振できない、さらに、ダイオードＤ１に短
絡故障が起こった場合抵抗Ｒ＋ｓからの帰還電圧が抵抗
Ｒ１によって低下するので、自己保持機能を失うか、ま
たは、少なくともＰＵＴ発振出力信号Ｓがないのに出力
信号Ｅｅｏを生じることはない、ダイオードＤ１が断線
故障を起こした場合、当然演算発振器には信号Ｓが入力
されない。しかしながら、計時中、すなわちコンデンサ
Ｃ７の充電中に、たとえばＰＵＴのゲートＧとカソード
に間に短絡故障が生じると所定時間経過する以前に出力
パルスＳを生じてしまう欠点がある。
が故障しても発振できず、したがって、入力信号ＩＮが
ないのに発振して整流出力Ｅゎ。を生じることはない、
また、ＰＵＴ発振回路も回路を構成する要素に故障が起
こった場合発振できない、さらに、ダイオードＤ１に短
絡故障が起こった場合抵抗Ｒ＋ｓからの帰還電圧が抵抗
Ｒ１によって低下するので、自己保持機能を失うか、ま
たは、少なくともＰＵＴ発振出力信号Ｓがないのに出力
信号Ｅｅｏを生じることはない、ダイオードＤ１が断線
故障を起こした場合、当然演算発振器には信号Ｓが入力
されない。しかしながら、計時中、すなわちコンデンサ
Ｃ７の充電中に、たとえばＰＵＴのゲートＧとカソード
に間に短絡故障が生じると所定時間経過する以前に出力
パルスＳを生じてしまう欠点がある。
第３図は本発明に係る遅延回路の実施例を示し、図の構
成によれば上の欠点を生じない。
成によれば上の欠点を生じない。
図でＰＵＴ発振器７と演算発振器８．９および整流回路
１Ｏ１１１は、第１図の基本回路で示したものと同一の
回路で構成され、１２はＰＵＴ発振回路のゲート側出力
信号Ｓ０を増幅して、信号Ｓ０の立上りｄＳｏ／ｄｉ
（＞ Ｏ）するためのタイムチャートである。
１Ｏ１１１は、第１図の基本回路で示したものと同一の
回路で構成され、１２はＰＵＴ発振回路のゲート側出力
信号Ｓ０を増幅して、信号Ｓ０の立上りｄＳｏ／ｄｉ
（＞ Ｏ）するためのタイムチャートである。
第３図では、計時中にＰＵＴ発振器７のＰＵ Ｔの故障
もしくは抵抗Ｒ０の断線故障によって生ずる誤りの出力
信号によって演算発振器８は発振して出力信号Ｅｌｌ（
ＩＡを生ずる。しかし、このときＰＵＴ発振器の負パル
ス信号Ｓｏの立上りが生じないので、演算発振器９は発
振できない。演算発振器９の入力信号Ｓ０は人力信号Ｉ
Ｎの立上り時に一度発生するが、演算発振器８に信号Ｓ
が入力されないので、演算発振器９は発振しない０次に
信号Ｓが発生して演算発振器８が発振して出力信号Ｅ、
。１を生じて後、信号Ｓ０の立上がり成分が発生したと
き、演算発振器９はこの信号ｄｓｏ／ｄ ｔを自己保持
する。ここに、演算発振器８はＰＵＴ発振器の計時信号
を自己保持し、演算発振器９はＰＵＴ発振器の正常動作
信号を自己保持する機能をもつ。第３図は、論理的に、
ＰＵＴのカソード側出信号の自己保持出力（８号とゲー
ト側出力信１号の自己保持出力信号の論理積の出力信号
を遅延出力とする論理になっている。
もしくは抵抗Ｒ０の断線故障によって生ずる誤りの出力
信号によって演算発振器８は発振して出力信号Ｅｌｌ（
ＩＡを生ずる。しかし、このときＰＵＴ発振器の負パル
ス信号Ｓｏの立上りが生じないので、演算発振器９は発
振できない。演算発振器９の入力信号Ｓ０は人力信号Ｉ
Ｎの立上り時に一度発生するが、演算発振器８に信号Ｓ
が入力されないので、演算発振器９は発振しない０次に
信号Ｓが発生して演算発振器８が発振して出力信号Ｅ、
。１を生じて後、信号Ｓ０の立上がり成分が発生したと
き、演算発振器９はこの信号ｄｓｏ／ｄ ｔを自己保持
する。ここに、演算発振器８はＰＵＴ発振器の計時信号
を自己保持し、演算発振器９はＰＵＴ発振器の正常動作
信号を自己保持する機能をもつ。第３図は、論理的に、
ＰＵＴのカソード側出信号の自己保持出力（８号とゲー
ト側出力信１号の自己保持出力信号の論理積の出力信号
を遅延出力とする論理になっている。
さらに、第３図を構成する要素は第１図で説明したよう
に故障で出力信号を発生しない特性をもつ。
に故障で出力信号を発生しない特性をもつ。
なお、本発明では商品名ＰＵＴで説明したがＵＪＴ （
ユニジャンクシラン・トランジスタもしくは学名ダブル
ベース・ダイオード）による発振回路を利用することが
できることは明らかである。
ユニジャンクシラン・トランジスタもしくは学名ダブル
ベース・ダイオード）による発振回路を利用することが
できることは明らかである。
（発明の効果）
以上述べたように、ＰＵＴ発振器を構成するＰＵＴのカ
ソード側信号の自己保持出力信号とゲート側信号の自己
保持出力信号の論理積出力信号を遅延出力信号としたの
で、計時中にＰＵＴ発振回路が故障しても誤りの出力信
号を発生しない構造で実現できた。
ソード側信号の自己保持出力信号とゲート側信号の自己
保持出力信号の論理積出力信号を遅延出力信号としたの
で、計時中にＰＵＴ発振回路が故障しても誤りの出力信
号を発生しない構造で実現できた。
第１図は本発明の詳細な説明するための基本回路図、第
２図は第１図の基本回路の動作を説明するためのタイム
チャート、第３図は本発明の構成を示す実施例、第４図
は第３図の実施例の動作を説明するためのタイムチャー
トである。 ７・・・・・・・・・ＰＵＴ発振器 ８．９・・・フェールセーフ自己保持回路第２図 ＯＮ ＦＦ （〉０）
２図は第１図の基本回路の動作を説明するためのタイム
チャート、第３図は本発明の構成を示す実施例、第４図
は第３図の実施例の動作を説明するためのタイムチャー
トである。 ７・・・・・・・・・ＰＵＴ発振器 ８．９・・・フェールセーフ自己保持回路第２図 ＯＮ ＦＦ （〉０）
Claims (1)
- ＰＵＴ（プログラマブル・ユニジャンクション・トラ
ンジスタあるいはダブルベース・ダイオード）発振回路
１と、該発振回路１を構成するＰＵＴのカソード側出力
信号を自己保持するためのフェールセーフな自己保持回
路２と、該自己保持回路２に出力信号を供給する該発振
回路１のＰＵＴのゲート信号を自己保持するフェールセ
ーフな自己保持回路３とから構成され、該自己保持回路
２の出力信号と該自己保持回路３の論理積出力信号を遅
延出力信号とすることを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293704A JPH02141122A (ja) | 1988-11-22 | 1988-11-22 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293704A JPH02141122A (ja) | 1988-11-22 | 1988-11-22 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02141122A true JPH02141122A (ja) | 1990-05-30 |
Family
ID=17798155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63293704A Pending JPH02141122A (ja) | 1988-11-22 | 1988-11-22 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02141122A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994023496A1 (fr) * | 1993-03-31 | 1994-10-13 | The Nippon Signal Co., Ltd. | Circuit temporise |
| WO1997021271A1 (fr) * | 1995-12-05 | 1997-06-12 | The Nippon Signal Co., Ltd. | Circuit temporisateur a securite intrinseque et circuit temporise a la fermeture l'utilisant |
-
1988
- 1988-11-22 JP JP63293704A patent/JPH02141122A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994023496A1 (fr) * | 1993-03-31 | 1994-10-13 | The Nippon Signal Co., Ltd. | Circuit temporise |
| US5666081A (en) * | 1993-03-31 | 1997-09-09 | The Nippon Signal Co., Ltd. | On-delay circuit |
| WO1997021271A1 (fr) * | 1995-12-05 | 1997-06-12 | The Nippon Signal Co., Ltd. | Circuit temporisateur a securite intrinseque et circuit temporise a la fermeture l'utilisant |
| US6239956B1 (en) * | 1995-12-05 | 2001-05-29 | The Nippon Signal Co., Ltd. | Fail-safe timing circuit and on-delay circuit using the same |
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