JPS6284353A - 記憶読出し方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、プログラムを実行する中央処理装置の命令に
応じてデータ記憶回路にデータを記憶し記憶したデータ
をその回路から読み出す記憶読出し方式に関する。

（従来の技術） 従来、この種のデータ記憶回路においては、ハードウェ
アによる読取シ検定回路がないために、書き込みしてな
い記憶回路上のデータを読み取るという不正な命令が容
易に判明しなかった。

また、その不正な命令の検出のために、ソフトウェア技
術により、高級言語のコンパイラ−、インタプリタ等で
データ記憶領域に対し値の確定したことを示す記憶エリ
アを別に設ける方法、まだはデータ記憶領域にとりえな
い値を予め設定しておく等の方法があった。

（発明が解決しようとする問題点） 上述した従来の未確定な記憶読み取シ検出はソフトウェ
ア技術によるものであるから、データ記憶に対する見か
けの読み取り及び書き込みの実行速度が低下するし、本
検定処理を行なわないプログラムについては、不正な命
令に起因する書き込みしていないデータ記憶読みとり動
作の箇所を短時間でみつけることは容易ではなかった。

（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段は
、読み取り及び書き込みが可能なＡアドレス×ｂビット
のデータ記憶回路にデータを書き込みそのデータ記憶回
路から記憶した前記データを読み出す記憶読出し方式で
あって、前記データ記憶回路と同一アドレス空間を有し
、前記データ記憶回路に対して書込み動作をしたことを
対応するアドレスに記憶するＡアドレス×１ビットの検
定記憶回路と、前記データ記憶回路のうちの書き込みが
されていないアドレスに対して読取多動作がされた時、
その書き込みがされていないアドレスに対応する前記検
定記憶回路から読み出したデータに基づき、不正動作と
して割込信号を発生する回路とを備えて成る。

（実施例） 次に本発明の実施例について図面を参照して説明する。

第１図は、本発明の一実施例を備えるデータ処理装置の
ブロック図である。第１図の装置は、読み取り書き込み
可能なＡアドレス×ｂビット構成のデータ記憶回路１と
、書込み完了を記憶するＡアドレス×１ビットの検定記
憶回路２と、データ記憶読取多動作不正信号を発生する
回路３と、記憶回路１と２を使用して一連のプログラム
を実行する中央処理装置４とにより構成されている。本
図装置では、回路４と回路ｌ及び２とは同一のアドレス
バス５に接続され、同一のアドレスでアクセスされる。

回路１．２及び３は、回路４からのメモリコントロール
信号により、ライン６を通して制御され、回路２への書
込みデータはライン７を通して回路４から供給される。

回路３から出力されるデータ記憶読取多動作不正信号は
、ライ／８を通じて回路４へ割込信号として通知される
。

次に、第１図装置の動作について説明する。まず、初期
動作として、中央処理装置４はライン７への信号を論理
′０″とし、検定記憶回路２の全アドレスに対し論理１
０＃を書き込み全ての内容をクリヤし、その後にライン
７への信号を論理気ｌ〃として保持する。次に、中央処
理装置４は、データ記憶回路１に対し書き込みまたは読
み取りをしながら一連のプログラムを実行してゆく。こ
のとき、データ記憶回路ｌのあるアドレスへ書込み動作
をすると、同時に検定記憶回路２の同一アドレスに書込
み完了、即ちデータ確定としてのライン７の信号論理％
１〃が書き込まれる。また、データ記憶回路１の既に書
込み完了したアドレスからデータを読みとる際は、これ
と同時に検定記憶回路２から既に書き込みされたデータ
確定信号論理１１′を読みとシ回路３においてデータ読
取り不正とされないで処理される。

一方、データ記憶回路１の書き込みしていないアドレス
のデータを読み取る際には、同時に検定記憶回路２から
、初期動作時にクリヤした信号論理■ビを読み取り、回
路３によりデータ記憶不正読取りとし７てのパルスがラ
イン８へ出力すれ、中央処理装置４は割込みを受け、現
在実行中の命令を不正として処理する。未書込みアドレ
スに対し読取り動作が避けられない場合は、中央処理装
置４より読取り検定ラインへの書込みデータライン７の
信号を予め論理％０〃として読取多動作をすればライン
８の割込信号は発生しない。

（発明の効果） 以上説明したように、本発明によれば、中央処理装置の
データ記憶回路に、このデータ記憶回路と同一アドレス
を持つ１゛ビツトの容量の小さい記憶回路７と、データ
記憶回路のコントロール信号よシ記憶読取シネ正信号を
発生させる回路との２つの簡易な回路を付加することに
より、プログラマ−の考慮を必要とせず、書き込みして
ないデータを読みとるという不正な命令の発見ができる
という、効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例を備えるデータ処理装置を示
すブロック図である。 １・・・Ａアドレス×ｂビットデータ記憶回路、２・・
・Ａアドレス×１ビット検定記憶回路、３・・・肖り込
信号発生回路、４・・・中央処理装置、５・・・データ
言己憶アドレスバス、６・・・データ記憶コントロール
信号、７・・・データ記憶不正読取りコントロール信号
ライ／、８・・・割込信号ライン。 代理人　　弁理士　　本　庄　伸　介 第１図 ム

Claims (1)

【特許請求の範囲】
1. 読み取り及び書き込みが可能なＡアドレス×ｂビットの
   データ記憶回路にデータを書き込みそのデータ記憶回路
   から記憶した前記データを読み出す記憶読出し方式にお
   いて、前記データ記憶回路と同一アドレス空間を有し、
   前記データ記憶回路に対して書込み動作をしたことを対
   応するアドレスに記憶するＡアドレス×１ビットの検定
   記憶回路と、前記データ記憶回路のうちの書き込みがさ
   れていないアドレスに対して読取り動作がされた時、そ
   の書き込みがされていないアドレスに対応する前記検定
   記憶回路から読み出したデータに基づき、不正動作とし
   て割込信号を発生する回路とを備えて成る記憶読出し方
   式。