JPS5839322A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5839322A JPS5839322A JP56137296A JP13729681A JPS5839322A JP S5839322 A JPS5839322 A JP S5839322A JP 56137296 A JP56137296 A JP 56137296A JP 13729681 A JP13729681 A JP 13729681A JP S5839322 A JPS5839322 A JP S5839322A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- address signal
- selector
- zero
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は中央演算処理装置（以下ＣＰＵと称する）等の
データ処理装置に関し、特Ｋ ＣＰＵのリセット状部後
の命令実行に際し、スタート番地を任意に選択可能とし
たデータ処理装置を提供するものである。
データ処理装置に関し、特Ｋ ＣＰＵのリセット状部後
の命令実行に際し、スタート番地を任意に選択可能とし
たデータ処理装置を提供するものである。
一般に、 ＣＰＵを含むデータ処理装置は命令の実行停
止の状況にかかわらず、一定の所の命令から実行開始を
行なうよう電源投入時にはＣＰＵに対しリセットがかけ
られる。したがって、ＣＰＵはリセット力かけられると
、各命令の格納される番地のひとつを指定するプ四グラ
ムカウンタの内容を零とし、スタート番地は通常零番地
と力っている。
止の状況にかかわらず、一定の所の命令から実行開始を
行なうよう電源投入時にはＣＰＵに対しリセットがかけ
られる。したがって、ＣＰＵはリセット力かけられると
、各命令の格納される番地のひとつを指定するプ四グラ
ムカウンタの内容を零とし、スタート番地は通常零番地
と力っている。
周知のようにＣＰＵはアドレス信号からびにデータバス
を介してリーｙオンリーメモリ（以下ＲＯＭと称する）
に接続され、このＲＯＭ Ｉｃ上述の命令が格納される
。し九がって、このＲＯＭの零番地にはＣＰＵが乗切に
実行開始するスタート命令が書込まれている。ＣＰＵは
リセットされると、プログラムカウンタの内容を上述の
ように零とし、ＲＯＭの零番地を指定するアドレス信号
をアドレス信号に送出し、ＲＯＭから零番地に書込まれ
ている命令に対応したデータをデータバスに送出する。
を介してリーｙオンリーメモリ（以下ＲＯＭと称する）
に接続され、このＲＯＭ Ｉｃ上述の命令が格納される
。し九がって、このＲＯＭの零番地にはＣＰＵが乗切に
実行開始するスタート命令が書込まれている。ＣＰＵは
リセットされると、プログラムカウンタの内容を上述の
ように零とし、ＲＯＭの零番地を指定するアドレス信号
をアドレス信号に送出し、ＲＯＭから零番地に書込まれ
ている命令に対応したデータをデータバスに送出する。
ＣＰＵはこのデータバスのデータを取込んで解読を行な
い。
い。
この解読結果に基づく命令を実行する。
ところで近年、プログラムの融通性を計るために、零番
地を先頭番地とする領域をＲＯＭ Ｋ書込まれるデータ
のためのＲＯＭの領域とせずに、書込みおよび読出しの
行なえるランダム・アクセス・メモリ（以下ＲＡＭと称
する）のためのＲＡＭ１［琥とすることが提案されてい
る。
地を先頭番地とする領域をＲＯＭ Ｋ書込まれるデータ
のためのＲＯＭの領域とせずに、書込みおよび読出しの
行なえるランダム・アクセス・メモリ（以下ＲＡＭと称
する）のためのＲＡＭ１［琥とすることが提案されてい
る。
しかしながら、リセット状Ｉｌｌ後、ＣＰＵが零番地を
指定するアドレス信号をアドレスバスに送出しても、こ
の時点ではＲＡＭに何の情報も書込まれていないので、
ＣＰＵはこの時点で動作を停止してしまう。このため
、リセット状聾後にＣＰＨに対して最初に実行する命令
を与先るＫは非常に複雑な外部回路を設けねばならない
欠点を有していた。
指定するアドレス信号をアドレスバスに送出しても、こ
の時点ではＲＡＭに何の情報も書込まれていないので、
ＣＰＵはこの時点で動作を停止してしまう。このため
、リセット状聾後にＣＰＨに対して最初に実行する命令
を与先るＫは非常に複雑な外部回路を設けねばならない
欠点を有していた。
本発明の目的は零番地を先頭番地とする領域をＲＡＭ領
域として愛用しても、簡単な回路構成によってＣＰＵを
動作させゐことができるデータ処理装置を提供すること
にある。
域として愛用しても、簡単な回路構成によってＣＰＵを
動作させゐことができるデータ処理装置を提供すること
にある。
このような目的を達成するために１本発明はリセット状
態後にセレクタから第２の番地を表わすアドレス信号を
アドレスバスに送出し％ＣＰＵから送出される零番地を
表わすアドレス信号の一部と。
態後にセレクタから第２の番地を表わすアドレス信号を
アドレスバスに送出し％ＣＰＵから送出される零番地を
表わすアドレス信号の一部と。
第２の番地を表わすアト°レス信号の両方が供給された
ＲＯＭは、ＣＰＵが第１の番地を表わすアドレス信号を
送出する命令をデータバスに送出し、このｆａｌの番地
を表わすアドレス信号を検出したデコーダの出力信号に
よって、セレクタは第２の番地を表わすアドレス信号か
らＣＰＵよ多出力されるアドレス信号を出力するように
切替えるものである。
ＲＯＭは、ＣＰＵが第１の番地を表わすアドレス信号を
送出する命令をデータバスに送出し、このｆａｌの番地
を表わすアドレス信号を検出したデコーダの出力信号に
よって、セレクタは第２の番地を表わすアドレス信号か
らＣＰＵよ多出力されるアドレス信号を出力するように
切替えるものである。
以下図面を用いて本発明の詳細な説明する。
図は本発明の一実施例を示すブロック図である。
同図において１はＣＰＵであって、す・セット入力端Ｒ
に図示しない外部装置からリセット信号を受けると、出
力端ＡＤＲからアドレスバス入ＢＯ〜入Ｂ１５に零番地
の内容を表わすアト°レス信号を送出し、アト０レスバ
スＡＢＯ〜入８１５のうち、１８０〜入ＢＴの８ビツト
の部分はデコーダ２に供給される。このデコーダ２はｅ
ｆ’Ｕ１の出力端ｒＯＲＱからのデコーダ選択信号が供
給されている時、アドレスバスから供給されるアドレス
信号を解読し、このアドレス信号があらかじめデコーダ
２に対して決められた第１の番地を表わすアドレス信号
であつ九場合、デコーダ２の出力端２１に出力信号を発
生する。
に図示しない外部装置からリセット信号を受けると、出
力端ＡＤＲからアドレスバス入ＢＯ〜入Ｂ１５に零番地
の内容を表わすアト°レス信号を送出し、アト０レスバ
スＡＢＯ〜入８１５のうち、１８０〜入ＢＴの８ビツト
の部分はデコーダ２に供給される。このデコーダ２はｅ
ｆ’Ｕ１の出力端ｒＯＲＱからのデコーダ選択信号が供
給されている時、アドレスバスから供給されるアドレス
信号を解読し、このアドレス信号があらかじめデコーダ
２に対して決められた第１の番地を表わすアドレス信号
であつ九場合、デコーダ２の出力端２１に出力信号を発
生する。
この場合、第１の番地を表わすアト°レス信号は零番地
以外のものとしているため、ＣＰＵＩが零番地を表わす
アドレス信号を送出している時はデコーダ２の出力端２
ｓＫ出力は発生しない。
以外のものとしているため、ＣＰＵＩが零番地を表わす
アドレス信号を送出している時はデコーダ２の出力端２
ｓＫ出力は発生しない。
一方、セレクタ３の第２の入力端子群３Ａ１〜３４４は
電圧■。。方供給され、第２の入力端子群３Ｂｌ〜３８
４はアドレスバス入ＢＯ〜ＡＢ１５のうちＡＢ１２〜入
８１５を介してＣＰＵ１に接続されている。
電圧■。。方供給され、第２の入力端子群３Ｂｌ〜３８
４はアドレスバス入ＢＯ〜ＡＢ１５のうちＡＢ１２〜入
８１５を介してＣＰＵ１に接続されている。
そして、切換信号端３ｃはデコーダ２の出力端２１にラ
ッチ回路４を介して接続されておシ、デコーダ２の出力
端２急に出力信号が発生した時、この信号がラッチ回路
４によって保持され、セレクタ３の切換信号端３ｏＫ選
択指令信号として供給される。また、セレクタ３は切換
信号膚３Ｃに選択指令信号が供給されていない時、入力
端子群３Ａｌ〜３入４に供給されている第２の番地を表
わすアドレス信号を出力端３０１〜３０４に送出し、切
換信号端３Ｃに信号が供給されている時、入力端子群３
Ｂ１〜１８４ Ｋ供給されているＣＰＵ１から供給され
るアドレス信号を出力端３０１〜３Ｄ４よシ送出する。
ッチ回路４を介して接続されておシ、デコーダ２の出力
端２急に出力信号が発生した時、この信号がラッチ回路
４によって保持され、セレクタ３の切換信号端３ｏＫ選
択指令信号として供給される。また、セレクタ３は切換
信号膚３Ｃに選択指令信号が供給されていない時、入力
端子群３Ａｌ〜３入４に供給されている第２の番地を表
わすアドレス信号を出力端３０１〜３０４に送出し、切
換信号端３Ｃに信号が供給されている時、入力端子群３
Ｂ１〜１８４ Ｋ供給されているＣＰＵ１から供給され
るアドレス信号を出力端３０１〜３Ｄ４よシ送出する。
そして、ＲＯＭ５＞よびＲＡＭ６はアドレスバスＡＢＯ
〜入Ｂｌ ５ Ｋｌｉ続されており、ＲＯＭ５にはＣＰ
Ｕ１が第１の番地を表わすアト°レス信号とデコーダ選
択信号を送出する命令および、ｃｐσ１が実行すべき命
令が書込まれている。
〜入Ｂｌ ５ Ｋｌｉ続されており、ＲＯＭ５にはＣＰ
Ｕ１が第１の番地を表わすアト°レス信号とデコーダ選
択信号を送出する命令および、ｃｐσ１が実行すべき命
令が書込まれている。
このように構成された本発明に係るデータ処理装置の動
作は次の通シである。図示しない外部装置からリセット
信号が供給されると、このリセット信号はバッファＴに
供給され、抵抗８とコンデンサ９の積分回路を介してラ
ッチ回路４のリセット入力端Ｒに供給されラッチ回路４
をリセットすると共に、ＣＰＵ１のリセット入力端Ｒに
もリセット信号が供給されるので、ＣＰＵＩはリセット
動作を行なう。そして、ＣＰＵ１はリセット状１ｍ優に
。
作は次の通シである。図示しない外部装置からリセット
信号が供給されると、このリセット信号はバッファＴに
供給され、抵抗８とコンデンサ９の積分回路を介してラ
ッチ回路４のリセット入力端Ｒに供給されラッチ回路４
をリセットすると共に、ＣＰＵ１のリセット入力端Ｒに
もリセット信号が供給されるので、ＣＰＵＩはリセット
動作を行なう。そして、ＣＰＵ１はリセット状１ｍ優に
。
アドレスバスＡＢＯ〜Ａ１１１５に零番地を表わすアト
。
。
レス信号を送出する。
この零番地を表わすアドレス信号のうちんＢＱ〜Ａ８７
に送出された信号はデコーダ２に供給されるが、このア
ドレス信号は第１の番地を表わすアドレス信号てない丸
め、デコーダ２は出力信号を発生せず、これにともなっ
てラッチ回路４も選択指令信号を発生しない。
に送出された信号はデコーダ２に供給されるが、このア
ドレス信号は第１の番地を表わすアドレス信号てない丸
め、デコーダ２は出力信号を発生せず、これにともなっ
てラッチ回路４も選択指令信号を発生しない。
一方、アドレスバスＡＢＯ−Ａ１１５に送出さレタ零番
地を表わすアドレス信号のうちん１１２〜八Ｂ１５０４
ビツトの部分はセレクタ３０入力端３Ｂ１〜３８４に供
給されている。しかし、ラッチ回路４に選択指令信号が
発生しておらず、セレクタ３の切換信号熾３ｅＫ％信号
が供給されないため、セレクタ３の出力端３Ｄｌ〜３Ｄ
４ ＫはＣＰＵＩから入力端３８１〜３Ｂ４に供給され
ているアト°レス信号は送出されず１代シに入力端３Ａ
１〜３人４に供給されてｈる第２の番地を表わすアト°
レス信号が送出される。
地を表わすアドレス信号のうちん１１２〜八Ｂ１５０４
ビツトの部分はセレクタ３０入力端３Ｂ１〜３８４に供
給されている。しかし、ラッチ回路４に選択指令信号が
発生しておらず、セレクタ３の切換信号熾３ｅＫ％信号
が供給されないため、セレクタ３の出力端３Ｄｌ〜３Ｄ
４ ＫはＣＰＵＩから入力端３８１〜３Ｂ４に供給され
ているアト°レス信号は送出されず１代シに入力端３Ａ
１〜３人４に供給されてｈる第２の番地を表わすアト°
レス信号が送出される。
この結果、アドレスバスＡＢＯ〜＾８１５に送出される
信号は、アドレスバスＡＢＯ〜ＡＢＩＩまでは零番地に
対応すゐアドレス信号、ＡＢ１２〜ム８１５まではセレ
クタ３の入力端３ム１〜３入４に供給されている第２の
番地を表わすアト°レス信号と表り１両方のアドレス信
号はアドレスバスＡＢＯ〜ａｖ１５ｔ−介してＲＯＭ５
に供給される。
信号は、アドレスバスＡＢＯ〜ＡＢＩＩまでは零番地に
対応すゐアドレス信号、ＡＢ１２〜ム８１５まではセレ
クタ３の入力端３ム１〜３入４に供給されている第２の
番地を表わすアト°レス信号と表り１両方のアドレス信
号はアドレスバスＡＢＯ〜ａｖ１５ｔ−介してＲＯＭ５
に供給される。
ＲＯＭ５には前述したように、ＣＰＵＩが第１の番地を
表わすアト°レス信号とデコーダ選択信号を送出す石命
令および、Ｃ’ＰＵ１が実行すべき命令が書込まれてい
る。このため、上述のＲＯＭ５に供給するアドレス信号
によって指定される番地を、ＲＯＭ５に書込まれて−る
命令の番地とすれば、ＲＯＭ５に書込まれていた命令に
対応するデータがデータバスに送出される。そして、Ｃ
ＰＵ１はこのデータを取込んで解読を行ない、出力端ｌ
０ＲＱからデコーダ選択信号を送出すると共に、デコー
ダ２に対して決められている第１の番地を表わすアト°
レス信号を送出する。この結果、デコーダ２は供給され
たアドレス信号を検出して出力端２ａＫ出力信号を発生
する。この出力信号はラッチ回路４によってラッチされ
、セレクタ３の切換信号端３Ｃに選択指令信号として供
給される。このことにより、セレクタ３は出力端３Ｄ１
〜３Ｄ４から入力端３ム１〜３Ａ４の信号を送出してい
たものが、入力端３Ｂ１〜３１４の信号を送出するよう
になる。この結果。
表わすアト°レス信号とデコーダ選択信号を送出す石命
令および、Ｃ’ＰＵ１が実行すべき命令が書込まれてい
る。このため、上述のＲＯＭ５に供給するアドレス信号
によって指定される番地を、ＲＯＭ５に書込まれて−る
命令の番地とすれば、ＲＯＭ５に書込まれていた命令に
対応するデータがデータバスに送出される。そして、Ｃ
ＰＵ１はこのデータを取込んで解読を行ない、出力端ｌ
０ＲＱからデコーダ選択信号を送出すると共に、デコー
ダ２に対して決められている第１の番地を表わすアト°
レス信号を送出する。この結果、デコーダ２は供給され
たアドレス信号を検出して出力端２ａＫ出力信号を発生
する。この出力信号はラッチ回路４によってラッチされ
、セレクタ３の切換信号端３Ｃに選択指令信号として供
給される。このことにより、セレクタ３は出力端３Ｄ１
〜３Ｄ４から入力端３ム１〜３Ａ４の信号を送出してい
たものが、入力端３Ｂ１〜３１４の信号を送出するよう
になる。この結果。
ＣＰＵＩの出力端ＡＤＨから送出される信号は全てアド
レスバスＡＢＯ〜入８１５に供給される。そして、その
後の命令の実行はＲＯＭ！＄に書込まれている情報に従
って行なわれるので、ＲＡＭ領域を零番地から始まる区
域に割当ててもＣＰＵ１を動作させることができる。
レスバスＡＢＯ〜入８１５に供給される。そして、その
後の命令の実行はＲＯＭ！＄に書込まれている情報に従
って行なわれるので、ＲＡＭ領域を零番地から始まる区
域に割当ててもＣＰＵ１を動作させることができる。
なお、実権例においてはセレクタ３の入力端３ムｌ〜３
Ａ４に供給する信号を固定としたが、これをスイッチ等
によって切換えれば、リセット状箇後にセレクタ３から
出力する信号を任意に変更することができる。ま九実梅
例ではアドレスバス入８Ｇ−Ａ１１５のうち一部のビッ
トのみをセレクタで切換えたが、全ビットを切換えても
良い。
Ａ４に供給する信号を固定としたが、これをスイッチ等
によって切換えれば、リセット状箇後にセレクタ３から
出力する信号を任意に変更することができる。ま九実梅
例ではアドレスバス入８Ｇ−Ａ１１５のうち一部のビッ
トのみをセレクタで切換えたが、全ビットを切換えても
良い。
以上説明したように、本発明に係るデータ処理装萱はリ
セット状聾後にセレクタから第２の番地を表わすアト０
レス信号をアドレスバスに送出しＣＰＴＪから送出され
る零番地を表わすアドレス信号の一部と、＃記第２の番
地を表わすアドレス信号の両方が供給された原Ｗは％
ＣＰＵが第４の番地を表わすアドレス信号を送出する命
令をデータバスに送出し、この第１の番地を表わすアト
°レス信号を検出したデコーダの出力信号によって、セ
レクタは第２の番地を表わすアト°レス信号からＣＰＵ
よシ出力されるアドレス信号を出力するように切換える
ものであるから、ＲＡＭ領域を零番地から割当てても簡
単９な回路によってリセット後のＣＰＵを動作させるこ
とができる。
セット状聾後にセレクタから第２の番地を表わすアト０
レス信号をアドレスバスに送出しＣＰＴＪから送出され
る零番地を表わすアドレス信号の一部と、＃記第２の番
地を表わすアドレス信号の両方が供給された原Ｗは％
ＣＰＵが第４の番地を表わすアドレス信号を送出する命
令をデータバスに送出し、この第１の番地を表わすアト
°レス信号を検出したデコーダの出力信号によって、セ
レクタは第２の番地を表わすアト°レス信号からＣＰＵ
よシ出力されるアドレス信号を出力するように切換える
ものであるから、ＲＡＭ領域を零番地から割当てても簡
単９な回路によってリセット後のＣＰＵを動作させるこ
とができる。
図は本発明の一実権例を示すブロック図である。
１・・＠φマイクロコンピュータ（ＣＰＴＪ）、 ２・
・・・デコーダ、３・Φ・・セレクタ、４・・・拳ラッ
チ回路、５・・ｅ・リードオンリーメモリ（ＲＯＭ）、
６・・・−ランダムアクセスメモリ（ＲへＭ）。 特許出願人 新日本電気株式会社 代理人 山川政樹（ほか１名）
・・・デコーダ、３・Φ・・セレクタ、４・・・拳ラッ
チ回路、５・・ｅ・リードオンリーメモリ（ＲＯＭ）、
６・・・−ランダムアクセスメモリ（ＲへＭ）。 特許出願人 新日本電気株式会社 代理人 山川政樹（ほか１名）
Claims (1)
- 中央演算処理装置からアト９レスバスに出力されるアト
°レス信号が表わす番地にデータバスから供給されるデ
ータの書込みおよび読出が行なわれるランダムアクセス
メモリを備えたデータ処理装置において、リセット時に
零番地を表わすアト°レス信号を送出する中央演算処理
装置と、あらかじめ決められた第１の番地を表わすアド
レス信号が供給された時に出力信号を発生するデコーダ
と、このデコーダの出力信号をラッチすることによって
特定の選択指令信号を発生するラッチ回路と、前記中央
演算処理装置のアト°レス信号出力端から送出されるア
ドレス信号が入力される第１の入力端子群と、前記第１
の番地と異なるあらかじめ定められ九第２の番地を表わ
すアドレス信号が入力される第２の入力端子群とを有し
、前記ラッチ回路の選択指令信号に応じていずれか一方
を選択的に切換えてアドレスバスに送出するセレクタト
、前記中央演算処理装置が零番地を表わすアドレス信号
を送出しかつ、前記セレクタが第２の番地を表わすアド
レス信号を出力している時に前記中央演算処理装置が第
１の番地を表わすアト°レス信号を送出するよう命令す
るデータをデータバスに送出するリードオンリーメモリ
とを備えたデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137296A JPS5839322A (ja) | 1981-08-31 | 1981-08-31 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137296A JPS5839322A (ja) | 1981-08-31 | 1981-08-31 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839322A true JPS5839322A (ja) | 1983-03-08 |
Family
ID=15195362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137296A Pending JPS5839322A (ja) | 1981-08-31 | 1981-08-31 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839322A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597641A (en) * | 1979-01-19 | 1980-07-25 | Nec Corp | Address generator |
| JPS5636744A (en) * | 1979-08-31 | 1981-04-10 | Nec Home Electronics Ltd | Microcomputer unit |
| JPS5685160A (en) * | 1979-10-31 | 1981-07-11 | Nec Home Electronics Ltd | Microcomputer device |
-
1981
- 1981-08-31 JP JP56137296A patent/JPS5839322A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597641A (en) * | 1979-01-19 | 1980-07-25 | Nec Corp | Address generator |
| JPS5636744A (en) * | 1979-08-31 | 1981-04-10 | Nec Home Electronics Ltd | Microcomputer unit |
| JPS5685160A (en) * | 1979-10-31 | 1981-07-11 | Nec Home Electronics Ltd | Microcomputer device |
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