JPS5839351A - 擬似障害発生回路 - Google Patents
擬似障害発生回路Info
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- JPS5839351A JPS5839351A JP56136700A JP13670081A JPS5839351A JP S5839351 A JPS5839351 A JP S5839351A JP 56136700 A JP56136700 A JP 56136700A JP 13670081 A JP13670081 A JP 13670081A JP S5839351 A JPS5839351 A JP S5839351A
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- JP
- Japan
- Prior art keywords
- circuit
- pseudo
- time
- signal
- check
- Prior art date
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- Pending
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電子計算機内の信頼性・稼動性・保守性（８
人８機能）の同上を目的としりトライ制制回路を備えた
電算機システムの擬似障害発生回路に関するものである
・ とこでリトライ制御ｕｉＪ路は、命令を〈夛かえずこと
を行なう回路、擬似障害発生回路は、みかけ上障害を発
生する回路のことである。
人８機能）の同上を目的としりトライ制制回路を備えた
電算機システムの擬似障害発生回路に関するものである
・ とこでリトライ制御ｕｉＪ路は、命令を〈夛かえずこと
を行なう回路、擬似障害発生回路は、みかけ上障害を発
生する回路のことである。
一般に１偶発的なエラーのと＠Ｉｃはもう一度く夛かえ
し、異常がない場合には次の実行を行ない。
し、異常がない場合には次の実行を行ない。
エラーがなくならないときには何度も繰り返してみる１
ｇｌ路がリド２イ制燐ｌ！！回路であるが、繰り返して
も工２−がなくならねば終わらなくなりてしまうため、
リトライ制＃回路には所定値のカランゞりが備わってお
り、リトライ制鍔を行なう回数か用足値以上になるとり
トライオーバーをおこし、リトライを停止させる□なお
、リトライを行なうときには動作したことが記録に残る
よう罠なっている。従来、そのようなりトライ制御回路
管備えた回路をチェックする場合は、擬似障害発生回路
を設けて擬似障害を発生させ、リトライ制御回路が動作
するかを検量している。このとき擬似障害信号が発生中
はずっとりトライ制御が行なわれている・擬似障害信号
が解除された場合は、通常の動作を行なうが、一般にサ
ービスプロセッサを使用して行なわれる擬似障害発生１
ｇ１ｗｒ起動・停止に必要な時間は１Ｇ数〜数１０ＩＩ
８のオーダ、Ｐ′３ｇハードウェアによって行なわれる
リトライ制６４１回路の動作は数１０〜数１００ｎ８の
速さのため、擬似障害信号を発生し、すぐに停止させて
もその間にリトライ制御回路は１０Ｇ−１０００回程動
くことにな９．カウンタの所定値は通常５〜８程度であ
り、所定値以上となってリトライオーバーをおこし、シ
ステムを停止させてしまう。そこで、システムが停止し
てしまうと次の命令を実行できず、リド２イ成功ケース
のチェックができない。システムを動かすためにはいち
いちシステム開始処理から始めなければならず、時間も
かかってしまう・し念がって本発明はりトライオーバー
にならないよう忙してチェックができ、見場をとどこお
りなく行なわせ、リトライ回路のチェックを短時間で行
なうことを目的としている。
ｇｌ路がリド２イ制燐ｌ！！回路であるが、繰り返して
も工２−がなくならねば終わらなくなりてしまうため、
リトライ制＃回路には所定値のカランゞりが備わってお
り、リトライ制鍔を行なう回数か用足値以上になるとり
トライオーバーをおこし、リトライを停止させる□なお
、リトライを行なうときには動作したことが記録に残る
よう罠なっている。従来、そのようなりトライ制御回路
管備えた回路をチェックする場合は、擬似障害発生回路
を設けて擬似障害を発生させ、リトライ制御回路が動作
するかを検量している。このとき擬似障害信号が発生中
はずっとりトライ制御が行なわれている・擬似障害信号
が解除された場合は、通常の動作を行なうが、一般にサ
ービスプロセッサを使用して行なわれる擬似障害発生１
ｇ１ｗｒ起動・停止に必要な時間は１Ｇ数〜数１０ＩＩ
８のオーダ、Ｐ′３ｇハードウェアによって行なわれる
リトライ制６４１回路の動作は数１０〜数１００ｎ８の
速さのため、擬似障害信号を発生し、すぐに停止させて
もその間にリトライ制御回路は１０Ｇ−１０００回程動
くことにな９．カウンタの所定値は通常５〜８程度であ
り、所定値以上となってリトライオーバーをおこし、シ
ステムを停止させてしまう。そこで、システムが停止し
てしまうと次の命令を実行できず、リド２イ成功ケース
のチェックができない。システムを動かすためにはいち
いちシステム開始処理から始めなければならず、時間も
かかってしまう・し念がって本発明はりトライオーバー
にならないよう忙してチェックができ、見場をとどこお
りなく行なわせ、リトライ回路のチェックを短時間で行
なうことを目的としている。
この目的は、命令ｔ−夷実行る命令実行回路、該命令実
行回路で実行された結果をチェックするチェック回路、
該チェック回路でエラーを検出したしを行なうリトライ
制御回路、及び診断の几め該命令実行回路と該チェック
＠路の少なくとも一方へ信号を与え、擬似障害を発生さ
せる擬似障害発生回路を備えた電算機において、擬似障
害発生回路に所定時間を計時する機構を設け、該擬似障
害発生回路が起動されたとき該計時機構の出力に基づき
、所定時間だけ擬似障害信号を発生させるようにしたこ
とによって達成される。
行回路で実行された結果をチェックするチェック回路、
該チェック回路でエラーを検出したしを行なうリトライ
制御回路、及び診断の几め該命令実行回路と該チェック
＠路の少なくとも一方へ信号を与え、擬似障害を発生さ
せる擬似障害発生回路を備えた電算機において、擬似障
害発生回路に所定時間を計時する機構を設け、該擬似障
害発生回路が起動されたとき該計時機構の出力に基づき
、所定時間だけ擬似障害信号を発生させるようにしたこ
とによって達成される。
以下、本発明を図（ｌを用いて拝細に説明する。
第１図は従来図で、１は命令の実行を行なう命令実行回
路、２は実行され九結釆をチェックするチェック回ｌ６
１８は該チェック回路でエラーを検出し次ときに命令実
行のやすなおしを行なわせるｌライ［＃回路、４は診断
の念めの該命令実行回路と該チェック１１１１１路の少
なくとも一方へ信号を与え擬似障害を発生させる擬似障
害発生回路 ＨｌはリトライＩ制御回路円にあ）リトラ
イ回数をカウントするカウンタである。
路、２は実行され九結釆をチェックするチェック回ｌ６
１８は該チェック回路でエラーを検出し次ときに命令実
行のやすなおしを行なわせるｌライ［＃回路、４は診断
の念めの該命令実行回路と該チェック１１１１１路の少
なくとも一方へ信号を与え擬似障害を発生させる擬似障
害発生回路 ＨｌはリトライＩ制御回路円にあ）リトラ
イ回数をカウントするカウンタである。
いま命令が命令実行回ｗ６１で実行され、その実行され
九結果をチェック回路３でチェックする。エラーがない
ときは次の命令を実行し、エラーがあ−）友ときはりト
ライ制御回路８を起動することになっている・ここで外
部から擬似障害発生回路４に起動がかかると、擬似障害
発生回路４から擬似障害信号を発生し、チェック回ｗ１
８は工２−を検出し友ように信号を出力する０擬似障害
ｇ１号は命令実行回路ｌとチェック回路２のいずれにも
ｇ４号を送ってよく、説明は後者のみとする。したがっ
て擬似障害が発生されるとりトライ制（ＩｉＩ１１ｇｌ
路８ヘエラー信号が入り、リトライ制御が行なわれる工
うＫなる。エラー信号がある＠）これが続けられるので
、リトライの回数を数えているカウンタ８′は所定値を
こえ、リトライオーバーとなる・そしてエラーも埋が行
なわれ計算機は停止してしまう・纂Ｓ図は本発明実施例
のブロック図で、前回と同記号のものは前回と同じもの
を示し、４′は捩似障１１発生回路円に設け、所定時間
擬似陣書を発生させるようにした所定時間を計時するｆ
ＩＡ構でここではタイマとする。命令の実行は［１図と
同様に行なわれている。このとき擬似障害が発生される
と擬似障害発生回路」からチェック回路２へ擬似障害信
号が送られる。と同時にタイマ４′が所定時間になるま
で擬似障害発生ｔｇｌ略８が動く。チェック回路８はり
トライ制御回路８ヘ工ラー信号を送シ、リトライ制御１
ｇｌ路８はリトライ？ＩＩＩＩ両を行なう。
九結果をチェック回路３でチェックする。エラーがない
ときは次の命令を実行し、エラーがあ−）友ときはりト
ライ制御回路８を起動することになっている・ここで外
部から擬似障害発生回路４に起動がかかると、擬似障害
発生回路４から擬似障害信号を発生し、チェック回ｗ１
８は工２−を検出し友ように信号を出力する０擬似障害
ｇ１号は命令実行回路ｌとチェック回路２のいずれにも
ｇ４号を送ってよく、説明は後者のみとする。したがっ
て擬似障害が発生されるとりトライ制（ＩｉＩ１１ｇｌ
路８ヘエラー信号が入り、リトライ制御が行なわれる工
うＫなる。エラー信号がある＠）これが続けられるので
、リトライの回数を数えているカウンタ８′は所定値を
こえ、リトライオーバーとなる・そしてエラーも埋が行
なわれ計算機は停止してしまう・纂Ｓ図は本発明実施例
のブロック図で、前回と同記号のものは前回と同じもの
を示し、４′は捩似障１１発生回路円に設け、所定時間
擬似陣書を発生させるようにした所定時間を計時するｆ
ＩＡ構でここではタイマとする。命令の実行は［１図と
同様に行なわれている。このとき擬似障害が発生される
と擬似障害発生回路」からチェック回路２へ擬似障害信
号が送られる。と同時にタイマ４′が所定時間になるま
で擬似障害発生ｔｇｌ略８が動く。チェック回路８はり
トライ制御回路８ヘ工ラー信号を送シ、リトライ制御１
ｇｌ路８はリトライ？ＩＩＩＩ両を行なう。
ここで命令はエラー信号が出ている＠シ繰９返される。
しかしながら、タイマ４′は任意に設定さされるので（
友とえは繰り返し数８回に相当時間）カウンタか、たと
えば値１５１に設定されていればリトライオーバーする
ことなく、４回目にはエラーがなくなるので、リトライ
オーバーになることはない。したがって計算機は止まる
ことはなくなる。
友とえは繰り返し数８回に相当時間）カウンタか、たと
えば値１５１に設定されていればリトライオーバーする
ことなく、４回目にはエラーがなくなるので、リトライ
オーバーになることはない。したがって計算機は止まる
ことはなくなる。
上記説明では擬似＊＊信号はチェック回路Ｂへ送られる
ゆが命令実行回路ｌへ送られてもよく、動作は上記とか
わることなく行なわれる。
ゆが命令実行回路ｌへ送られてもよく、動作は上記とか
わることなく行なわれる。
第８図は本発明夾施例で、図において５はサービスプ目
七ツサ（以下８ＶＰと称する）、６はメモリ、７は中央
地理装置、８はメモリの内容を胱み出す危めのインスト
ラクション・カウンタ、９はメモリから読み出され九内
容を格納するインストラクション・レジスタ、１Ｇはレ
ジスタの内容を復号するデコーダ、１１はデコーダ出力
により１ｉｙＩｌ＃される演算器、１ｍは演算器１１の
結果を格納する演算結果レジスタ、１ｇはエラー検出の
九めのパリティ令チェック回路、８はリトライｔＭＪｌ
ｅ回路、１５は５ｖｐｓからの所定時間をλカし、カウ
ンタ１７とアドレス・レジスタ１９へ出力するためと８
−Ｂ：）ｙテ回路１６をセットするため（Ｄ レジ、ｘ
ｌ ４１定％段＊ １９はアドレスレジスタ、１６は
８−Ｒラッテ回路、１７は−１ずっカウントダウンする
カウンタ、１ｇはカウンタ１７が０になりたことを検出
する検出回路、ＢＱはアドレスをデコードするためのア
ドレス・デコーダ、２１〜８６はアンド回路、ｓ７はオ
アｔｇ回路、ｓ８はクロック信号入力端子である。
七ツサ（以下８ＶＰと称する）、６はメモリ、７は中央
地理装置、８はメモリの内容を胱み出す危めのインスト
ラクション・カウンタ、９はメモリから読み出され九内
容を格納するインストラクション・レジスタ、１Ｇはレ
ジスタの内容を復号するデコーダ、１１はデコーダ出力
により１ｉｙＩｌ＃される演算器、１ｍは演算器１１の
結果を格納する演算結果レジスタ、１ｇはエラー検出の
九めのパリティ令チェック回路、８はリトライｔＭＪｌ
ｅ回路、１５は５ｖｐｓからの所定時間をλカし、カウ
ンタ１７とアドレス・レジスタ１９へ出力するためと８
−Ｂ：）ｙテ回路１６をセットするため（Ｄ レジ、ｘ
ｌ ４１定％段＊ １９はアドレスレジスタ、１６は
８−Ｒラッテ回路、１７は−１ずっカウントダウンする
カウンタ、１ｇはカウンタ１７が０になりたことを検出
する検出回路、ＢＱはアドレスをデコードするためのア
ドレス・デコーダ、２１〜８６はアンド回路、ｓ７はオ
アｔｇ回路、ｓ８はクロック信号入力端子である。
第Ｓ図における命令実行回路１にはインストラクシ曹ン
・カウンタ８、インストラクション・レジスタ９、デコ
ーダＩＱ、演算ａ１１、演算結果チェック回ｆ＠１８が
、擬似障害発生回路４にはレジスタ設定子Ｒ１５／（、
Ｓ−Ｒラッテ回路１６、カウンタ１？、チェック回Ｗ！
ｒ１ｇ、アドレスレジスタ１９、アドレス・デコーダｚ
ｏ、アンド回ｗＩ＄１１〜ｓ６が対応してお９、第８図
において破巌で示されている。
・カウンタ８、インストラクション・レジスタ９、デコ
ーダＩＱ、演算ａ１１、演算結果チェック回ｆ＠１８が
、擬似障害発生回路４にはレジスタ設定子Ｒ１５／（、
Ｓ−Ｒラッテ回路１６、カウンタ１？、チェック回Ｗ！
ｒ１ｇ、アドレスレジスタ１９、アドレス・デコーダｚ
ｏ、アンド回ｗＩ＄１１〜ｓ６が対応してお９、第８図
において破巌で示されている。
が実行されている。このとき５８ＶＰ５からレジスタ設
定手段１５をとおして所定時間を計るカウンタ１丁およ
び８−Ｒラッチ回路１６、アドレス・レジスタ１９をセ
ットする信号が出力される。このセットｇ！１号はクロ
ック信号入力端子ｓ８からの信号とともにアンド１ｇＩ
ｗＩｓｌに入り、カウンタ１７を−１ずつカウントダウ
ンする信号と変ゎシ、カウンタ１７がＯになる時間まで
続けられる。セットされた８−Ｒラッー回路１６からの
信号は、アンｒ１ｇＪｗｓｓｓ〜Ｑ６へ与えられる。ア
ドレスレジスタ１９の内容をアドレス・デコーダｇ６で
デコードしてその結果アンド回路ｍｓ、２６のひとつが
付勢される。次とえばアンド回路２４が付勢されると、
オア回路ｓ７を経由してリトライ制ｍｌ！？Ｊ路８を起
動させる操作を行ない、リトライを開始する。
定手段１５をとおして所定時間を計るカウンタ１丁およ
び８−Ｒラッチ回路１６、アドレス・レジスタ１９をセ
ットする信号が出力される。このセットｇ！１号はクロ
ック信号入力端子ｓ８からの信号とともにアンド１ｇＩ
ｗＩｓｌに入り、カウンタ１７を−１ずつカウントダウ
ンする信号と変ゎシ、カウンタ１７がＯになる時間まで
続けられる。セットされた８−Ｒラッー回路１６からの
信号は、アンｒ１ｇＪｗｓｓｓ〜Ｑ６へ与えられる。ア
ドレスレジスタ１９の内容をアドレス・デコーダｇ６で
デコードしてその結果アンド回路ｍｓ、２６のひとつが
付勢される。次とえばアンド回路２４が付勢されると、
オア回路ｓ７を経由してリトライ制ｍｌ！？Ｊ路８を起
動させる操作を行ない、リトライを開始する。
クロック信号が送られるごとにカウンタ１７はカウント
ダウンされ、チェック回＠１８でＯになったことをチェ
ックすると８−Ｒラッチ回路１６をリセットする信号が
チェック回路１８から出され、すセットさｎる。すると
７７１１ｇｌ路８２〜２６への出力は停止し、上記アン
ド回路２４は消勢されリド２イ制＠回％１１への信号は
停止する。なおアドレスｌレジスタ１９の与えられ方に
よってはアンド回＠Ｂ８も付勢することもでき、演算結
果レジスタｌＳをエラーにセットすることも可能である
。
ダウンされ、チェック回＠１８でＯになったことをチェ
ックすると８−Ｒラッチ回路１６をリセットする信号が
チェック回路１８から出され、すセットさｎる。すると
７７１１ｇｌ路８２〜２６への出力は停止し、上記アン
ド回路２４は消勢されリド２イ制＠回％１１への信号は
停止する。なおアドレスｌレジスタ１９の与えられ方に
よってはアンド回＠Ｂ８も付勢することもでき、演算結
果レジスタｌＳをエラーにセットすることも可能である
。
したがって、タイマ１丁を設け、該タイマ１７に時間を
設定しておけば、擬似障害発生１ｇ回路４が起動し、一
定時間に達すれば擬似障害ｇ１ｇを停止することができ
る。上記一定時間は、装置のクロック周波数できめてお
いてもよいし１通常Ｆ’３Ｒされる実時間タイマカウン
ト信号、例えばｌ ｘ５を掲示する八−ド横能を設けて
もよい。
設定しておけば、擬似障害発生１ｇ回路４が起動し、一
定時間に達すれば擬似障害ｇ１ｇを停止することができ
る。上記一定時間は、装置のクロック周波数できめてお
いてもよいし１通常Ｆ’３Ｒされる実時間タイマカウン
ト信号、例えばｌ ｘ５を掲示する八−ド横能を設けて
もよい。
本発明によれば、所定時間だけ擬似障害Ｍ号を発生でき
るから擬似障害発生後、リトライオーバーにならないよ
うにして、かつリトライを繰り返すことができ処理をと
どこおらせることなく、リトライ回路のチェックをする
ことができる。
るから擬似障害発生後、リトライオーバーにならないよ
うにして、かつリトライを繰り返すことができ処理をと
どこおらせることなく、リトライ回路のチェックをする
ことができる。
第１図は従来例、第８図は本発明ブロック図。
１ｇ８図は本発明実施例である。
図において、１は命令実行回路、２はチェック回路、８
は擬似障害発生回路、４はリトライ制御回路、８′はタ
イマ、４′はカウンタ、５はサービスプロセッサ、６は
メモリ、７は中央処理装置、８はインストラクシ曹ン・
カウンタ、９はインストラクション・レジスタ、ＩＱは
デコーダ、１１は演算器、１ｆｉは演算結果レジスタ、
１ｇはパリティ・チェック回路、Ｉｓはレジスタ設定手
段、１６は８−Ｒラッテｉｇｌ路、１７はカウンタ、１
８はチェック回路、１９はアドレスレジスタ、８０はア
ドレス・デコーダ、１ト４６はアンド回路、２フはオア
回路、８８はりｐツク信号入力端子であるＯ
は擬似障害発生回路、４はリトライ制御回路、８′はタ
イマ、４′はカウンタ、５はサービスプロセッサ、６は
メモリ、７は中央処理装置、８はインストラクシ曹ン・
カウンタ、９はインストラクション・レジスタ、ＩＱは
デコーダ、１１は演算器、１ｆｉは演算結果レジスタ、
１ｇはパリティ・チェック回路、Ｉｓはレジスタ設定手
段、１６は８−Ｒラッテｉｇｌ路、１７はカウンタ、１
８はチェック回路、１９はアドレスレジスタ、８０はア
ドレス・デコーダ、１ト４６はアンド回路、２フはオア
回路、８８はりｐツク信号入力端子であるＯ
Claims (1)
- 命令を実行する命令実行回路、該命令実行回路で実行さ
れた結果をチェックするチェック＠路、該チェック回路
でエラーを検出したときに命令実行のやりなおしを行な
うリド２イ制何回路、及び診断の九め該命谷夷゛行＠路
と該チェック回路の少なくとも一方の信号を与え、擬似
障害を発生させる擬似障害発生回路を備えた電算機にお
いて、擬似障害発生回路に所定時間を計時する模Ｉｌを
設け、該１１Ｉ！似障害発生回路が起動され次とき該計
時機構の出力Ｋｌｉづき、所定時間だけ擬似障害信号を
発生させるようにしたことを特徴とする擬似障害発生回
路を備えた電算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136700A JPS5839351A (ja) | 1981-08-31 | 1981-08-31 | 擬似障害発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136700A JPS5839351A (ja) | 1981-08-31 | 1981-08-31 | 擬似障害発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839351A true JPS5839351A (ja) | 1983-03-08 |
Family
ID=15181428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136700A Pending JPS5839351A (ja) | 1981-08-31 | 1981-08-31 | 擬似障害発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839351A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184134A (ja) * | 1989-12-13 | 1991-08-12 | Nec Corp | データ処理装置における擬似障害発生機構 |
| US7383467B2 (en) | 2004-07-29 | 2008-06-03 | Fujitsu Limited | Information processing apparatus having command-retry verification function, and command retry method |
| JP2011138211A (ja) * | 2009-12-25 | 2011-07-14 | Fujitsu Ltd | 故障制御装置、プロセッサコア、演算処理装置、情報処理装置および擬似故障制御方法 |
-
1981
- 1981-08-31 JP JP56136700A patent/JPS5839351A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184134A (ja) * | 1989-12-13 | 1991-08-12 | Nec Corp | データ処理装置における擬似障害発生機構 |
| US7383467B2 (en) | 2004-07-29 | 2008-06-03 | Fujitsu Limited | Information processing apparatus having command-retry verification function, and command retry method |
| JP2011138211A (ja) * | 2009-12-25 | 2011-07-14 | Fujitsu Ltd | 故障制御装置、プロセッサコア、演算処理装置、情報処理装置および擬似故障制御方法 |
| EP2348415A2 (en) | 2009-12-25 | 2011-07-27 | Fujitsu Limited | Error controlling system, processor and error injection method |
| US8468397B2 (en) | 2009-12-25 | 2013-06-18 | Fujitsu Limited | Error controlling system, processor and error injection method |
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