JPS5839380A - 文字列制御装置 - Google Patents
文字列制御装置Info
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- JPS5839380A JPS5839380A JP56136114A JP13611481A JPS5839380A JP S5839380 A JPS5839380 A JP S5839380A JP 56136114 A JP56136114 A JP 56136114A JP 13611481 A JP13611481 A JP 13611481A JP S5839380 A JPS5839380 A JP S5839380A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、文字列制御装置、特（二叉字列記憶装置を備
えた電子タイプライタなどの電子機器に用いられる文字
列制御装置に関する。
えた電子タイプライタなどの電子機器に用いられる文字
列制御装置に関する。
最近、タイプライタは電子化され、このような電子式タ
イプライタでは機械式タイプライタのキーボードやプリ
ンタ部（：関する制御が電子化され、それ（二より機械
式タイプライタにおける種々の欠点が排除され、比較的
良好なキー押下時の感触が得られ、さらに多種の機能が
実現されている。
イプライタでは機械式タイプライタのキーボードやプリ
ンタ部（：関する制御が電子化され、それ（二より機械
式タイプライタにおける種々の欠点が排除され、比較的
良好なキー押下時の感触が得られ、さらに多種の機能が
実現されている。
一方、このような電子タイプライタには種々の機能を実
行するために記憶装置が用いられており、この記憶装置
における記憶素子の高集積度のものが実現されフロッピ
ーディスクのような外部記憶装置を用いなくても低価格
で比較的容量の大きい不揮発性の記憶装置が利用でき、
これを文字列の記憶に用いている。これら文字列記憶装
置を備えたタイプライタでは、文章或いは良く使用する
慣用句、単語、住所等をそれぞれに対応する１文字或い
は複数文字で構成された見出しを与え、それＣ二よりタ
イプライタ内部の記憶装置に複数の種類の登録を行なっ
ている。一方、記憶装置（二登録された文字列を呼び出
しそれを印字することもできるよう（ニなっており、非
常（二有用な電子式タイプライタが提供されている。
行するために記憶装置が用いられており、この記憶装置
における記憶素子の高集積度のものが実現されフロッピ
ーディスクのような外部記憶装置を用いなくても低価格
で比較的容量の大きい不揮発性の記憶装置が利用でき、
これを文字列の記憶に用いている。これら文字列記憶装
置を備えたタイプライタでは、文章或いは良く使用する
慣用句、単語、住所等をそれぞれに対応する１文字或い
は複数文字で構成された見出しを与え、それＣ二よりタ
イプライタ内部の記憶装置に複数の種類の登録を行なっ
ている。一方、記憶装置（二登録された文字列を呼び出
しそれを印字することもできるよう（ニなっており、非
常（二有用な電子式タイプライタが提供されている。
しかし、従来の電子タイプライタ（二用いられる文字列
記憶装置では登録できる見出し数に限定があり、短かい
文字列を多種類登録することは困難であり、また短かい
文字列を複数種類登録したとき、文字列記憶装置中（二
全く使用されない記憶域が発生し、非常に効率の悪い文
字列記憶装置となっている。例えば、第１図（＝は従来
の文字列記憶装置を備えたシステムの構成がブロック図
とじて概略図示されており、同図において文字列記憶装
置１ならび（二叉字列訂正用バッファ２はそれぞれ読み
書きのタイミングを決定する信号線Ｃ８ならびにアドレ
スデータバスＡＤＢと接続されており、信号線Ｃ８（二
現れる読み書きのタイミング信号に従ってアドレスデー
タバスＡＤＢ ｌ二現れるアドレスにそれぞれ所定のデ
ータを読み書きしている。
記憶装置では登録できる見出し数に限定があり、短かい
文字列を多種類登録することは困難であり、また短かい
文字列を複数種類登録したとき、文字列記憶装置中（二
全く使用されない記憶域が発生し、非常に効率の悪い文
字列記憶装置となっている。例えば、第１図（＝は従来
の文字列記憶装置を備えたシステムの構成がブロック図
とじて概略図示されており、同図において文字列記憶装
置１ならび（二叉字列訂正用バッファ２はそれぞれ読み
書きのタイミングを決定する信号線Ｃ８ならびにアドレ
スデータバスＡＤＢと接続されており、信号線Ｃ８（二
現れる読み書きのタイミング信号に従ってアドレスデー
タバスＡＤＢ ｌ二現れるアドレスにそれぞれ所定のデ
ータを読み書きしている。
文字列記憶装置１は、第２図に図示されたように内部に
４種のディレクトリ部（見出し）、すなわちＤＩＲ（Ａ
）、 ＤＩＲ（Ｂ）、 ＤＩＲ（Ｃ）、 ＤＩＲ（Ｄ）
とそのディレクトリ部に対応する文字列（３）、 （Ｂ
）。
４種のディレクトリ部（見出し）、すなわちＤＩＲ（Ａ
）、 ＤＩＲ（Ｂ）、 ＤＩＲ（Ｃ）、 ＤＩＲ（Ｄ）
とそのディレクトリ部に対応する文字列（３）、 （Ｂ
）。
（Ｃ）、 （ＤＪから構成されており、各ディレクトリ
部、例えばＤＩＲ（Ｂ）は第３図に図示したように８バ
イトから成る見出しくＩＤ）と２バイトから成る各文字
列に対する先頭アドレス（アドレス情報部ＡＤＨ）及び
２バイトから成る文字数を記憶した有効文字数情報部（
ＣＮＴ）から成っている・。また、文字列（Ａ）、 Ｑ
３）、 （Ｃ１，■）は、文字に対応したコード（例え
ばＡＳＣＩＩコード）で構成された文字列であり、それ
ぞれの文字列の長さは可変に構成されている。このよう
な構成において新た（二短い文字列（Ｅ）、 ＣＦ）、
ＩＧ）を追加しようとしたときディレクトリ部は第２
図（二おいてさら（二２つ余裕があるので第４図（二図
示した如＜ ＤＩＲ（Ｅ）、ＤＩＲ（Ｆ）ならび５二そ
れに対応した文字列（Ｅ）、 （Ｆ）は追加されるが、
文字列（Ｇ）ｉ二対しては文字列記憶装置に未使用記憶
域が存在するにもかかわらずＤＩＲ（Ｇ）を形成するこ
とができず、結果的には文字列記憶装置（二叉字列（Ｇ
）を記憶させることができなくなる。このことは文字列
追加時（二処理を簡単にするため（二ＤＩＲ（Ａ）〜Ｄ
ＩＲ（Ｆ）で示されるディレクトリ部と文字列（８）〜
（Ｆ′）に示される文字部とに分割したこと（二原因が
あり、従来の文字列記憶装置は非常に効率の悪い用いら
れ方をしていた。
部、例えばＤＩＲ（Ｂ）は第３図に図示したように８バ
イトから成る見出しくＩＤ）と２バイトから成る各文字
列に対する先頭アドレス（アドレス情報部ＡＤＨ）及び
２バイトから成る文字数を記憶した有効文字数情報部（
ＣＮＴ）から成っている・。また、文字列（Ａ）、 Ｑ
３）、 （Ｃ１，■）は、文字に対応したコード（例え
ばＡＳＣＩＩコード）で構成された文字列であり、それ
ぞれの文字列の長さは可変に構成されている。このよう
な構成において新た（二短い文字列（Ｅ）、 ＣＦ）、
ＩＧ）を追加しようとしたときディレクトリ部は第２
図（二おいてさら（二２つ余裕があるので第４図（二図
示した如＜ ＤＩＲ（Ｅ）、ＤＩＲ（Ｆ）ならび５二そ
れに対応した文字列（Ｅ）、 （Ｆ）は追加されるが、
文字列（Ｇ）ｉ二対しては文字列記憶装置に未使用記憶
域が存在するにもかかわらずＤＩＲ（Ｇ）を形成するこ
とができず、結果的には文字列記憶装置（二叉字列（Ｇ
）を記憶させることができなくなる。このことは文字列
追加時（二処理を簡単にするため（二ＤＩＲ（Ａ）〜Ｄ
ＩＲ（Ｆ）で示されるディレクトリ部と文字列（８）〜
（Ｆ′）に示される文字部とに分割したこと（二原因が
あり、従来の文字列記憶装置は非常に効率の悪い用いら
れ方をしていた。
従って本発明はこのような点に鑑みなされたもので、簡
単な方法で効率良く文字列の記憶を制御することができ
る文字列記憶制御方法を提供することを目的とする。
単な方法で効率良く文字列の記憶を制御することができ
る文字列記憶制御方法を提供することを目的とする。
以下、図面（二示す実施例（二基づいて、本発明の詳細
な説明する。
な説明する。
第５図（二は、本発明（二よる文字列記憶装置の制御を
行なうためのシステムがブロック図として図示されてい
る。図中１０はマイクロプロセッサ（以下ＭＰＵという
）であ【〕、システム全体の制御をつかさどる。１１は
固定記憶装置（以下ＲＯＭという）で、システムの制御
を行なう制御手順（例えば後で説明する第７図に示すプ
ログラム）を制御コードの形で内蔵しており、ＭＰＵ１
０はＲＯＭ１１とテ°−タバスを介して接続されており
、ＲＯＭ１１の内容を参照しながらシステムの制御を行
なうものである。１２はランダムアクセスメモリ（ＲＡ
Ｍという）であり、ＭＰＵ １０のハードウェアスタッ
ク（システムの状態或いは一時的に用いられる記憶情報
を待機させる記憶部）などに用いられる。１３は第１図
の文字列記憶装置１と同様な文字列記憶装置であり、後
述する如く本発明（二よる制御が行なわれる。１４は文
字列転送用バッファであり、本実施例では５１２文字分
の領域の大きさを有し、処理時間は比較的短かいもので
、文字転送（−用いられる１文字以上のバッファであれ
ば実現することができ、従って処理時間を無視すればＭ
ＰＵｌ０の内部レジスタでも転送用バッファとして用い
ることができる。１５はメモリアドレスレコーダであり
、ＭＰＵｌ０とアドレスハフ！、ＡＢへ・ス と接続されていて、このアドレスから得られるアドレス
をデコードしてそれぞれＲＯＭ１１．ＲＡＭ１２文字列
記憶装置１３２文字列転送用バッファ１４の選択を行な
い、データバスＤＢを介し′１″ＭＰＵｌ０との接続を
行ないシ゛ステムコントロールバスＳＣＨの制御（二よ
りシステム制御のための読み書き信号の伝送、アドレス
情報の伝送、各デバイス間のデータ送受を行なうもので
ある。
行なうためのシステムがブロック図として図示されてい
る。図中１０はマイクロプロセッサ（以下ＭＰＵという
）であ【〕、システム全体の制御をつかさどる。１１は
固定記憶装置（以下ＲＯＭという）で、システムの制御
を行なう制御手順（例えば後で説明する第７図に示すプ
ログラム）を制御コードの形で内蔵しており、ＭＰＵ１
０はＲＯＭ１１とテ°−タバスを介して接続されており
、ＲＯＭ１１の内容を参照しながらシステムの制御を行
なうものである。１２はランダムアクセスメモリ（ＲＡ
Ｍという）であり、ＭＰＵ １０のハードウェアスタッ
ク（システムの状態或いは一時的に用いられる記憶情報
を待機させる記憶部）などに用いられる。１３は第１図
の文字列記憶装置１と同様な文字列記憶装置であり、後
述する如く本発明（二よる制御が行なわれる。１４は文
字列転送用バッファであり、本実施例では５１２文字分
の領域の大きさを有し、処理時間は比較的短かいもので
、文字転送（−用いられる１文字以上のバッファであれ
ば実現することができ、従って処理時間を無視すればＭ
ＰＵｌ０の内部レジスタでも転送用バッファとして用い
ることができる。１５はメモリアドレスレコーダであり
、ＭＰＵｌ０とアドレスハフ！、ＡＢへ・ス と接続されていて、このアドレスから得られるアドレス
をデコードしてそれぞれＲＯＭ１１．ＲＡＭ１２文字列
記憶装置１３２文字列転送用バッファ１４の選択を行な
い、データバスＤＢを介し′１″ＭＰＵｌ０との接続を
行ないシ゛ステムコントロールバスＳＣＨの制御（二よ
りシステム制御のための読み書き信号の伝送、アドレス
情報の伝送、各デバイス間のデータ送受を行なうもので
ある。
上記の構成（二おいて、文字列記憶装置は第６図（二図
示されたように構成される。第２図と同様にディレクト
リ部ＤＩＲならび（二叉字列を記憶する部分から構成さ
れているが、第２図と異なり新たに文字列の数を示す記
憶域Ｄ Ｉ ＲＣＮＴを設け、ＤＩＲ（Ｄ）の直後（二
叉字列（８）〜０）を配置している。
示されたように構成される。第２図と同様にディレクト
リ部ＤＩＲならび（二叉字列を記憶する部分から構成さ
れているが、第２図と異なり新たに文字列の数を示す記
憶域Ｄ Ｉ ＲＣＮＴを設け、ＤＩＲ（Ｄ）の直後（二
叉字列（８）〜０）を配置している。
このような構成≦二おいて、い才文字列（Ｅ）を追加し
ようとするとき、第７図に示゛すような制御手順が用い
られる。まずステップＳｌ ｌ二おいて最初にハードウ
ェアスタックに記憶域カウンタＣＣＮＴを設ける。この
ＣＣＮＴは各ディレクトリのアドレス情報部の補正に用
いられるものである。次（ニステップ５２１−おいて第
６図の文字画記憶装置の記憶域ＤＩＲＣＮＴｉ二記憶さ
れている内容（この例の場合Ｃ二は４つの文字列が記憶
されているので４）を記憶域カウンタＣＣＮＴに転送す
る。次にステップＳ３（二おいて記憶域ＤＩＲＣＮＴ＋
ニディレクトリのバイト数１２を乗じて得られるアドレ
ス以下有効部を１２バイトだけシフトする。続いてステ
ップＳ４においてＣＣＮＴが０か否かを判断すること（
二より各ディレクトリ−のアドレス情報部の補正が完了
したか否かが判断される。例えばＣＣＮＴ ＝ ０でな
ステ・／〕０ いと１百〔Ｓ６において順次ＣＣＮＴが１ずつ減算され
ると同時にディレクトリのアドレス情報部は１２加算さ
れる。一方、ステップＳ４においてＣＣＮＴ＝Ｏとなる
と、ステップＳ７において新規追加文字列のためｉ二Ｄ
ＩＲ（Ｅ）が作成され文字列（Ｄ）以下（二叉字列＠）
を追加することができるようにな１２＋８と（ＤＩＲＣ
ＮＴ−１）Ｘ１２＋１０を加算し、結果なＡＤＲ（ＤＩ
Ｒ（Ｅ））へ入れる。またステップＳ９において記憶域
ＤＩＲＣＮＴは＋１されて文字列ＩＪ追加され５個の文
字列が記憶されていることが記憶される。なお、Ｄ Ｉ
Ｒ（Ｅ）のＣＮＴ（文字数情報部）は文字列（Ｅ）（
二対応する値に改められる。従って第８図に図示された
ような記憶構成となる。同様な手順を繰り返すことＣ二
より文字列記憶装置１３（二叉字列（Ｆ）Ｇ）を−４，
することができる。
ようとするとき、第７図に示゛すような制御手順が用い
られる。まずステップＳｌ ｌ二おいて最初にハードウ
ェアスタックに記憶域カウンタＣＣＮＴを設ける。この
ＣＣＮＴは各ディレクトリのアドレス情報部の補正に用
いられるものである。次（ニステップ５２１−おいて第
６図の文字画記憶装置の記憶域ＤＩＲＣＮＴｉ二記憶さ
れている内容（この例の場合Ｃ二は４つの文字列が記憶
されているので４）を記憶域カウンタＣＣＮＴに転送す
る。次にステップＳ３（二おいて記憶域ＤＩＲＣＮＴ＋
ニディレクトリのバイト数１２を乗じて得られるアドレ
ス以下有効部を１２バイトだけシフトする。続いてステ
ップＳ４においてＣＣＮＴが０か否かを判断すること（
二より各ディレクトリ−のアドレス情報部の補正が完了
したか否かが判断される。例えばＣＣＮＴ ＝ ０でな
ステ・／〕０ いと１百〔Ｓ６において順次ＣＣＮＴが１ずつ減算され
ると同時にディレクトリのアドレス情報部は１２加算さ
れる。一方、ステップＳ４においてＣＣＮＴ＝Ｏとなる
と、ステップＳ７において新規追加文字列のためｉ二Ｄ
ＩＲ（Ｅ）が作成され文字列（Ｄ）以下（二叉字列＠）
を追加することができるようにな１２＋８と（ＤＩＲＣ
ＮＴ−１）Ｘ１２＋１０を加算し、結果なＡＤＲ（ＤＩ
Ｒ（Ｅ））へ入れる。またステップＳ９において記憶域
ＤＩＲＣＮＴは＋１されて文字列ＩＪ追加され５個の文
字列が記憶されていることが記憶される。なお、Ｄ Ｉ
Ｒ（Ｅ）のＣＮＴ（文字数情報部）は文字列（Ｅ）（
二対応する値に改められる。従って第８図に図示された
ような記憶構成となる。同様な手順を繰り返すことＣ二
より文字列記憶装置１３（二叉字列（Ｆ）Ｇ）を−４，
することができる。
以上説明したよう（二本発明による文字列制御装置では
文字列制御のための記憶域を可変長としているのでこれ
を電子式タイ′プライタのよ゛うＣ二電子機器Ｃ二応用
した場合常時はとんど使用されていない記憶装置を必要
とすることなく、さらに文字列記憶装置を効率良く使用
することができるという優れた効果が得られる。
文字列制御のための記憶域を可変長としているのでこれ
を電子式タイ′プライタのよ゛うＣ二電子機器Ｃ二応用
した場合常時はとんど使用されていない記憶装置を必要
とすることなく、さらに文字列記憶装置を効率良く使用
することができるという優れた効果が得られる。
第１図〜第４図は従来の方法を説明するもので、第１図
はシステムの構成を示したブロック図、第２図は文字列
記憶装置の構成を示した説明図、第３図はディレクトリ
部のビット構成を示した説明図、第４図は文字列をさら
に追加した場合の文字列記憶装置の構成を示した説明図
、第５図〜第８図は本発明による方法を説明するもので
、第５図は全体のシステムの構成を示したブロック図、
第６図は文字列記憶装置の構成を示した説明図、第７図
は文字列制御装置の制御手順を示したフローチャート図
、第８図は文字列を追加した場合の文字列記憶装置の構
成を示した説明図である。 １０・・・ＭＰＵ １１・・・Ｒ
ＯＭ１２・・・ＲＡＭ １３・・・文字列
記憶装置１４・・・文字列転送用バッファ １５・・・メモリアドレスデコーダ
はシステムの構成を示したブロック図、第２図は文字列
記憶装置の構成を示した説明図、第３図はディレクトリ
部のビット構成を示した説明図、第４図は文字列をさら
に追加した場合の文字列記憶装置の構成を示した説明図
、第５図〜第８図は本発明による方法を説明するもので
、第５図は全体のシステムの構成を示したブロック図、
第６図は文字列記憶装置の構成を示した説明図、第７図
は文字列制御装置の制御手順を示したフローチャート図
、第８図は文字列を追加した場合の文字列記憶装置の構
成を示した説明図である。 １０・・・ＭＰＵ １１・・・Ｒ
ＯＭ１２・・・ＲＡＭ １３・・・文字列
記憶装置１４・・・文字列転送用バッファ １５・・・メモリアドレスデコーダ
Claims (1)
- 記憶された文字列を制御する記憶域を設け、前記記憶域
を可変長にしたことを特徴とする文字列制御装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136114A JPS5839380A (ja) | 1981-09-01 | 1981-09-01 | 文字列制御装置 |
| CA000408224A CA1204215A (en) | 1981-09-01 | 1982-07-28 | Electronic equipment having a character sequence memory and a character display |
| AU86608/82A AU547181B2 (en) | 1981-09-01 | 1982-07-30 | Electronic typewriter with memory |
| GB08224513A GB2106290B (en) | 1981-09-01 | 1982-08-26 | Electronic equipment with character memory |
| DE19823232248 DE3232248A1 (de) | 1981-09-01 | 1982-08-30 | Elektronisches geraet mit einrichtungen zum speichern von zeichenfolgen und zur zeichenwiedergabe |
| DE3249674A DE3249674C2 (ja) | 1981-09-01 | 1982-08-30 | |
| US06/641,352 US4585360A (en) | 1981-09-01 | 1984-08-15 | Electronic equipment having a character sequence memory and a character display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136114A JPS5839380A (ja) | 1981-09-01 | 1981-09-01 | 文字列制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839380A true JPS5839380A (ja) | 1983-03-08 |
Family
ID=15167618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136114A Pending JPS5839380A (ja) | 1981-09-01 | 1981-09-01 | 文字列制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839380A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065354A (ja) * | 1983-09-19 | 1985-04-15 | Fujitsu Ltd | デ−タ格納方式 |
| JPS61194747A (ja) * | 1985-02-22 | 1986-08-29 | Mitsubishi Electric Corp | 樹脂封止型半導体集積回路装置 |
| US5200807A (en) * | 1989-10-30 | 1993-04-06 | Mitsubishi Denki Kabushiki Kaisha | Wiring connection structure for a semiconductor integrated circuit device |
-
1981
- 1981-09-01 JP JP56136114A patent/JPS5839380A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065354A (ja) * | 1983-09-19 | 1985-04-15 | Fujitsu Ltd | デ−タ格納方式 |
| JPS61194747A (ja) * | 1985-02-22 | 1986-08-29 | Mitsubishi Electric Corp | 樹脂封止型半導体集積回路装置 |
| US5200807A (en) * | 1989-10-30 | 1993-04-06 | Mitsubishi Denki Kabushiki Kaisha | Wiring connection structure for a semiconductor integrated circuit device |
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