JPS5840646A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高速の制御装置と低速の制御装置を有し、制御
装置間でデータの受渡しを行うデータ処理装置に関する
。

ここで、高速の制御装置は、例えば高速マイクロプログ
ラム制御部を主たる構成要素とし、低速の制御装置は、
例えば汎用のマイクロプロセッサ制御部を主たる構成要
素とするものである。

高速マイクロプログラム制御部の代表的なものに、バイ
ポーラマイコンであり、汎用のマイクロプロセッサ制御
部の代表的なものに１チツプマイコンである。

一般に、データ処理装置の小形化を実現する手法として
、高集積化されたｌチップマイコンを用いる方法全採用
している。更に装置の機能が複雑化、高級化し、１個の
マイコンの処理能力を超える場合には、複数のマイコン
を用い、対像とするデータ処理装置の機能分割を行って
、各機能単位に１個づつマイコンを配置する方法が採用
されている。この場合、各マイコン間でデータの受渡し
をする必要があるが、一般には、割込み機能を用いて、
このデータの受渡しを制御している。ｌチップマイコン
と称されるものは、９一般に動作速度が遅く、割込み処
理には約２０ステツプ、約５０μ９ｅＣｉ要し、処理の
高速化のさまたげになっている。

高速なマイコンとして、バイポーラマイコンがあるが、
これは、１チツプマイコンに比べ、高価であり、これを
１チツプマイコンと同様に複数個使用することは、コス
トの面で現実的でない。

このため、１つの高速のバイポーラマイコンと、複数の
低速の１チツプマイコンを使、用するデータ処理装置が
考えられる。

この場合も、高速のバイポーラマイコンと低速の１チツ
プマイコン間でデータの受渡し制御が必要であるが、低
速の１チツプマイコンに対して、割込み方式によるデー
タの受渡し制御を行うと、割込み処理に要する時間のた
め、処理の高速化のさまたげになる。

特に、高速のバイポーラマイコンが、これより更に高速
の計算機に接続され、１チツプマイコンが低速の入出力
装置に接続され、計算機と入出力装置間でデータの受渡
しを行うものでは、このような割込み方式によるデータ
の受渡しに現実的でない。

本発明は以上の諸点に鑑み発明されたもので、その目的
は、高速の制御装置と低速の制御装置間でのデータの受
渡し金より高速に行うデータ処理装置を提供するにある
。

本発明の特徴は、低速の制御装置に連絡用レジスタを設
け、高速の制御装置が、この連絡用レジスタにデータの
受渡しに関する制御情報を設定し、低速の制御装置は、
この連絡用レジスタに設定された制御情報を周期的に取
込み、データの受渡しを行うようにしていることである
。

以下、本発明の一実施例を図面を用いて説明する。

第１図は、本発明を適用するシステムの全体構成を示す
ものである。中央処理装置１はメインメモリ２に格納さ
れたユーザープログラムを逐次読み出して実行し、メイ
ンメモリ２のデータエリアとのデータ転送を行なうとと
もに、システムパス３に接続される専用プロセサとメイ
ンメモリ２との間のデータ転送の起動、管理を行なうも
のである。専用プロセサのうち、ファイルプロセッサ４
は磁気ディスク５などの大容量外部記憶装置を７ステム
パス３に接続するだめのプロセッサである。

−ノへ入出カプロセッサ（以下ＩＯＰと略す）６は、ン
リアル回線７を複数接続し、ンリアル回線７に接続され
る複数の入出力装置８（、タイプライタ、コンソールデ
ィスプレイ等）を制御するものである。

第２図（Ｎおよび（Ｂ）は、本発明を適用したＩ’ＯＰ
６の内部構成を示す一実施例ブロック図である。

第２図（４）はシステムパス３に接続される側の高速の
制御装置６Ａの具体的な実施例を示し、その構成は、高
速マイクロプロセッサ９、割込み制御機能を有したマイ
クロプログラムアドレス制御部１０−マイクロプログラ
ムメモＩＪ１１％１−７７７サイクルの実行内容を保持
するレジスタ１２、バッファメモリ１３、および、各種
レジスタ、フリップフロップのセット、リセットを指定
するだめのデコーダ１４から成るマイクロプログラム制
御部と、７ステムバス３とのインターフェース動作を実
行する制御回路１５、およびメインメモリ２のアドレス
を指定するアドレスレジスタ１６、転送データを一時記
憶するデータレジスタ１７がら成るシステムパスインタ
ーフェース制御部、後述スルアドレスレジスタ１８およ
びマイコンパスＭＢＩ、ＭＢ２がらなり、これらをバイ
ポーラマイコンと称する場合がある。

これは、マイクロプログラム制御部の高速マイクロプロ
セッサ９がバイポーラの演算専用り、Ｓ　Ｉから構成さ
れるためである。

一方、シリアル回線７に接続される側の低速制御装置６
Ｂとは、内部パス１９によって接続されている。

第２図■は、１回線当りの回線制御部の制御装置６Ｂの
構成を示すブロック図である。制御装置６Ｂは制御装置
６Ａに対し、約１桁程遅い処理能力でよく、がっ、複数
接続されることがらハードウェアを極小化するため、汎
用の１チツプマイクロプロセツサ２０全使用している。

その構成は、マイクロプロセッサ２０．マイクロプログ
ラムメモリ２１、バッファメモリ１３との間のデータ転
送を直接制御するためのＤＭ　Ａ　Ｃ＜　ｌ）ｉｒｅｃ
ｔＭｅｍｏｒｙ　　Ａｃｃｅｓｓ　　（：ｏｎｔｒｏｌ
ｌｅｒ　）’ｌ　２、ンリアルデータのパラレル／ノリ
アル変換、フレーム検出、エラーチェック等の伝送プロ
トコルを制御する１チツプ伝送制御ＬＳＩ２３、制御装
置６Ａとのデータの受渡し用のレジスタ２４〜２６およ
びマイコンパスＭＢ３．ＭＢ４から構成されている。

ここでは制御装置６Ｂは１つだけ示しているが、実際は
、ンリアル回線の数だけ内部パス１９を介して高速の制
御装置６Ａに接続されるものである。

制御装置６Ｂの伝送制御ＬＳ　Ｉ　２３は、変復調回路
２７を介してシリアル回線７と接続されている。

前述の制御装置６Ａにあるアドレスレジスタ１８は、レ
ジスタ２４〜２６のアドレスを指定するようになってい
る。

次に動作全説明する。

まず、回＃！７にデータを送信する場合、／ステムパス
３を経由して高速マイクロプログラムの制御の下に、ソ
ステムパス制御回路１５が動作し、アドレスレジスタ１
６およびデータレジスタ１７を介して送信データ１ブロ
ツク分がメインメモリ２からバッファメモリ１３に書き
込まれる。然る後に、上位のマイクロプロセッサ９から
、アドレスレジスタ１８によって回線制御部の制御装置
６Ｂの連絡レジスタ２６が選ばれ起動フラグがセットさ
れる。一方、汎用の１チツプマイコン２０は、連絡レジ
スタ２６を一定周期で読み込み、送信起動フラグが立っ
ているか否かを判定する。本フラグを検出すると、図に
は示していないがバッファメモリアドレスとデータ語数
から成るパラメータレジスタの内容を読み込み、その＠
　ｋ　ＤＭＡＣ２２にセットし、ＤＭＡＣ２２および伝
送制御ＬＳＩ２３の制御レジスタに起動フラグをセット
する。この後、予め定められた伝送制御手順に従い伝送
制御ＬＳＩ２３が動作し、データ送信が可能となった時
点で、ＤＭＡＣ２２に対しデータ要求を発行する。これ
に対し、ＤＭＡＣ２２は１チツプマイコン２０に対して
ＤＭＡ要求を発行し、許可信号を受けると、マイコンパ
スＭ　Ｂ　３　。

ＭＢ　４　ｋ占有し、同時に上位に対するアドレスレジ
スタ２５にバッファメモリアドレスをセットし、上位マ
イコ／パスＭＢＩ、ＭＢ２をサイクル、スチールしバッ
ファメモリ１３から読み出した値をデータレジスタ２４
に取り込む。この後、ＤＭＡＣ２２は伝送制御ＬＳＩ２
３に応答信号を返し、このタイミングで、伝送制御ＬＳ
Ｉ２３は送信データをデータレジスタ２４から取り込み
、シリアル回線７へ送出し、同時に次のデータの要求を
同様の手順で発行する。一方、この間ｌチップマイコン
２０は、一定周期でＤＭＡＣ２２の内蔵レジスタを参照
し、データカウント、＝０の状態が発生したことを検出
すると、伝送制御ＬＳＩ２３に対し、送信終結指令を発
行した後、上位に対し、送信完了割込みを発行する。こ
れは、例えば連絡レジスタ２６に送信完了フラグをセッ
トして上位のマイクロプログラム部に割込みを発行し、
上位のマイクロプログラムで、本レジスタを読み込むこ
とによってその要因を判断することができる。

以上で１フレ一ム単位のデータ送信が終結する。

ここで、本実施例では、下位の１チツプマイコン２０か
ら上位に対する送信完了の連絡は、割込み全使用してい
るが、上位の高速マイクロプログラム制御部は、ハード
ウェアによって割込み処理を実行しており、例えばマシ
ンサイクル２ＱＱｎｌｌｔｅＣに対し、２マシンサイク
ルしか要しないため、処理性に対する影響はほとんどな
い。

一方、回線７からデータを受信する場合、１ず、バッフ
ァメモリ１３に受信エリアを割当てておき、これを下位
の１チツプマイコン２ｏ側に連絡する必要がある。上位
のマイクロプログラム制御部は、割当てた受信用バッフ
ァメモリアドレスとバノファサイズヲハラメータレジス
タにセットした後、連絡レジスタ２６に受信起動フラグ
をセントする。

一方、下位の１チツプマイコン２ｏは、本フラグを検出
すると、ＤＭＡＣ２２にパラメータをセットした後、伝
送用ＬＳＩ２３に受信許可フラグをセットした後、連絡
レジスタ２６に受信起動処理完了フラグをセットし、上
位に対し割込みをがける。さらに、１チツプマイコン２
ｏは伝Ｘ　ＩＩＩ御ＬＳ　Ｉ　２３の内蔵レジスタのフ
レーム検出フラグを一定周期で監視し、本フラグを検出
すると直ちにＤＭＡＣ２ｇに起動フラグをセットする。

以後は、データの転送方向のみ送信の場合と逆で他は全
く同様のＤＭＡ手順により、受信フレームがバッファメ
モリ１３に書き込まれる。この間、１チツプマイコン２
０は、伝送制御ＬＳＩ２３の内蔵レジスタを参照し、受
信完了フラグを監視して、本フラグを検出すると直ちに
、連絡レジスタ２６に要因金セットして、上位のマイク
ロプログラム制御部に割込みをかける。上位のマイクロ
プログラム制御部は割込みを受付けると、連絡レジスタ
２６の内容を見て、フレーム受信完了を認識して処理を
開始すると同時に、回線制御部の制御装置６Ｂに対して
、新しい受信用パラメータをセットし、連絡レジスタ２
６に受信起動フラグをセントする。以下、同様の手順で
受信処理が実行される。

第３図は、以上に説明した連絡レジスタ２６の内容を示
すもので、８ピツトの（（１）〜（８））からなり（ａ
）は上位（制御装置６Ａ）から下位（制御装置６Ｂ）へ
、（ｂ）は下位から上位へ渡されるフラグの種類である
。

第３図（ａ）では、（４）ビット目がｔｌ　Ｉｌｌにセ
ットされると受信起動、（８）ビット目が′ｌ″にセッ
トされると送信起動のフラグを示すことを意味している
。第３図（ｂ）では同様に、（３）ビット目が、回線受
信完了、（４）ビット目が受信起動処理完了、（７）ビ
ット目が送信異常終了、（８）ビット目が送信正常終了
のフラグを示すことを意味している。

第４図（Ａ）、（Ｅ９はそれぞれ、以上説明した１チツ
プマイコン２０の処理内容を示すフローチャートであり
、（Ａ）は送受処理、■は受信処理を示している。

なお、上記実施例では、上位の高速マイクロプログラム
制御部から低速のｌチップマイコン側へパラメータを渡
す機能について説明を省略しているが、これは上位から
書込みが可能で、下位から読出しが可能なレジスタを持
つことで容易に実現できる。

このように、本発明によれば、データの受渡しに割込み
処理をしないので、処理のオーツシーヘッド時間が半減
できる。また、割込み処理回路は不要トなり、かつ連絡
レジスタのみ設ければ良く、・・−ドウエアの増加は全
く不要であるという効果がある。

【図面の簡単な説明】

第１図は本発明のデータ処理装置が適用される／ステム
全体構成図、第２図（Ａ１．（Ｂｌは本発明を適チップ
マイコンの処理内容を示すフローチャートである。 ３・・・ンステムパス、６・・・入出カプロセッサ、９
・・・高速マイクロプロセッサ、２０・・・ｌチップマ
イコ茅　１　目 差２閉　（δう １９ 茅　３躬 穿４　（２） （Ａ） 第４図 （３）

Claims (1)

1. 【特許請求の範囲】 １、高速の制御装置と低速の制御装置′ｆ！：有し、制
   御装置間でデータの受渡しを行うデータ処理装置におい
   て、低速の制御装置に連絡用レジスタを設け、高速の制
   御装置は該連絡用レジスタにデータの受渡しに関する制
   御情報を設定し、低速の制御装置は、該連絡用レジスタ
   に設定された制御情報を周期的に取込むようにしたこと
   を特徴とするデータ処理装置。 ２、高速の制御装置は高速マイクロプログラム制御部を
   有し、低速の制御装置は汎用のマイクロプロセッサ制御
   部を有する特許請求の範囲第１項記載のデータ処理装置
   。