JPS5840929A - 計数回路 - Google Patents
計数回路Info
- Publication number
- JPS5840929A JPS5840929A JP56139445A JP13944581A JPS5840929A JP S5840929 A JPS5840929 A JP S5840929A JP 56139445 A JP56139445 A JP 56139445A JP 13944581 A JP13944581 A JP 13944581A JP S5840929 A JPS5840929 A JP S5840929A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- flop
- flip
- counting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000630 rising effect Effects 0.000 claims description 14
- 238000009987 spinning Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 241001164374 Calyx Species 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 230000037303 wrinkles Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、計数回路に関し、特にクロックパルス列のう
ちの所望鋼故のパルスが発生する間隔を取出す計数囲路
に関する。
ちの所望鋼故のパルスが発生する間隔を取出す計数囲路
に関する。
従来の針数回路は、パルス数を計数し、記憶する回路で
、計数パルスを加えてρ為らカウント動作endpaga:1 が終了するまでの時間は、使用しているフリップフロッ
プ回路の性能によってほぼ決まる。従って，計数回路と
してはそのカウント値を利用するのが一般的な利用法で
あり、所望個数のパルスが発生する間隔を利用する場合
、例えば回転エンコーダに利用しようとする場合には、
そのままでは利用できないという欠点があった。
、計数パルスを加えてρ為らカウント動作endpaga:1 が終了するまでの時間は、使用しているフリップフロッ
プ回路の性能によってほぼ決まる。従って，計数回路と
してはそのカウント値を利用するのが一般的な利用法で
あり、所望個数のパルスが発生する間隔を利用する場合
、例えば回転エンコーダに利用しようとする場合には、
そのままでは利用できないという欠点があった。
本発明は上記欠点を除き、所望個数のクロックパルスの
間隔を設定して、出力することのできる計数回路を提供
するものである。
間隔を設定して、出力することのできる計数回路を提供
するものである。
本発明の計数（ロ）路は、プリセット・カウントデータ
を入力してラッチ制御信号により保持するラッチ回路と
、桁上シ信号とリセット信号との醜理和をとるオア回路
と、前記オア回路の出力信号でクリアされ、入力される
計数許可信号の立上９を検出してカウント値を出力する
１ピット・パイナリカウンタと、前記リセット信号でク
リアされ、前記１ビット・パイナリ・カウンタの出力信
号をＪ端子に、前記桁上り信号をＫ端子に入力し、被計
数クロックパルス信号の立下りエッジを検出して前記Ｊ
及びＫ端子に入力された信号の組合せによシ定まる論理
値を出力するＪ−Ｋフリップフロップと、前記ＪＫフリ
ップフロップの出力信号と前記被計数クロックパルス信
号との論理積をとるアンド回路と、前記リセット信号で
クリアされ、前記アンド回路の出力信号と前記ラッチ回
路の出力信号とを人力してプリセット値までカウントし
、該グリ七ット値に達しえら前記桁上り信号を発生する
Ｎビット・バイナリ・カウンタと、前記オア回路の出力
信号でクリアされ、前記Ｊ−Ｋフリップ７目ツプの出力
信号をＤ端子Ｋ入力し、前記アンド回路からの出力信号
の立上りを検出して立上シ信号を発生し、前記Ｎピット
・バイナリ・カウントがカウント中か否かを単一のビッ
ト情報のカウント状態判別信号として出力するＤフリッ
プフロップとを含んで構成され、前記桁上シ信号の立上
シを検出するとカウント状態を終了する。
を入力してラッチ制御信号により保持するラッチ回路と
、桁上シ信号とリセット信号との醜理和をとるオア回路
と、前記オア回路の出力信号でクリアされ、入力される
計数許可信号の立上９を検出してカウント値を出力する
１ピット・パイナリカウンタと、前記リセット信号でク
リアされ、前記１ビット・パイナリ・カウンタの出力信
号をＪ端子に、前記桁上り信号をＫ端子に入力し、被計
数クロックパルス信号の立下りエッジを検出して前記Ｊ
及びＫ端子に入力された信号の組合せによシ定まる論理
値を出力するＪ−Ｋフリップフロップと、前記ＪＫフリ
ップフロップの出力信号と前記被計数クロックパルス信
号との論理積をとるアンド回路と、前記リセット信号で
クリアされ、前記アンド回路の出力信号と前記ラッチ回
路の出力信号とを人力してプリセット値までカウントし
、該グリ七ット値に達しえら前記桁上り信号を発生する
Ｎビット・バイナリ・カウンタと、前記オア回路の出力
信号でクリアされ、前記Ｊ−Ｋフリップ７目ツプの出力
信号をＤ端子Ｋ入力し、前記アンド回路からの出力信号
の立上りを検出して立上シ信号を発生し、前記Ｎピット
・バイナリ・カウントがカウント中か否かを単一のビッ
ト情報のカウント状態判別信号として出力するＤフリッ
プフロップとを含んで構成され、前記桁上シ信号の立上
シを検出するとカウント状態を終了する。
本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例のブロック図である。
この実施例の計数回路は、プリセット・カクント・デー
タ１１を入力してラッチ制御信号ｌ２によシ保持するラ
ッチ回路１と、桁上り信号２ｌとリセット信号１４との
論理和をとるオア回路３と、オア回路３の出力信号１６
でクリアされン入力される計数許可信号１７０立上夛を
検出してカウント値を出力する１ビット・バイナリ・カ
ウンタ４と、リセット信号ｌ９でクリアされ、１ビット
−パイナリｅカウンタ４の出力信号１８をＪ端子に、桁
上り信号２１をＫ端子に入力し、被計数クロックパルス
信号１５の立下りエッジを検出してＪ及びＫ端子に入力
された信号の組合せによシ定まる論理値を出力する立下
クエッジ壷トリガ型Ｊ −Ｋ７リップ７ロップ５と、Ｊ
−Ｋフリップフロップ５の出力信号１９と被計数クロッ
クパルス信号１５との論理積をとるアンド回路６と、リ
セット信号１４でクリアされ、アンド回路６の出力信号
２０とラッチ回路１の出力信号１３とを゜入力してプリ
セット値までカウントし、峡プリセット値Ｋ達したら桁
上ク信号２１を発生するＮビット・バイナリ・カウンタ
２と、オア回路３の出力信号ｌ６でクリアされ、Ｊ−Ｋ
，リップフロップ５の出力信号１９をＤ端子に入力し、
アンド回路６からの出力信号２０の立上シを検出して立
上シ信号を発生し、Ｎビット・パイナリ・カウンタ２が
カウント中か否かを単一のビット情報のカウント状態判
別信号２２として出力する立上りエッジ・トリガ型Ｄ７
リップフロップ７とを含んで構成されている。
タ１１を入力してラッチ制御信号ｌ２によシ保持するラ
ッチ回路１と、桁上り信号２ｌとリセット信号１４との
論理和をとるオア回路３と、オア回路３の出力信号１６
でクリアされン入力される計数許可信号１７０立上夛を
検出してカウント値を出力する１ビット・バイナリ・カ
ウンタ４と、リセット信号ｌ９でクリアされ、１ビット
−パイナリｅカウンタ４の出力信号１８をＪ端子に、桁
上り信号２１をＫ端子に入力し、被計数クロックパルス
信号１５の立下りエッジを検出してＪ及びＫ端子に入力
された信号の組合せによシ定まる論理値を出力する立下
クエッジ壷トリガ型Ｊ −Ｋ７リップ７ロップ５と、Ｊ
−Ｋフリップフロップ５の出力信号１９と被計数クロッ
クパルス信号１５との論理積をとるアンド回路６と、リ
セット信号１４でクリアされ、アンド回路６の出力信号
２０とラッチ回路１の出力信号１３とを゜入力してプリ
セット値までカウントし、峡プリセット値Ｋ達したら桁
上ク信号２１を発生するＮビット・バイナリ・カウンタ
２と、オア回路３の出力信号ｌ６でクリアされ、Ｊ−Ｋ
，リップフロップ５の出力信号１９をＤ端子に入力し、
アンド回路６からの出力信号２０の立上シを検出して立
上シ信号を発生し、Ｎビット・パイナリ・カウンタ２が
カウント中か否かを単一のビット情報のカウント状態判
別信号２２として出力する立上りエッジ・トリガ型Ｄ７
リップフロップ７とを含んで構成されている。
次に、この実施例の動作について第２図を用いて正論理
の場合Ｋついて説明する。負論理の場合は論理を逆にす
れば良い。
の場合Ｋついて説明する。負論理の場合は論理を逆にす
れば良い。
第２図は第１図に示す一実施例の各部に現われる信萼の
波形図である。
波形図である。
まず、Ｎビットカウント値Ｍ（Ｎ，Ｍは整数で、１≦Ｎ
，Ｑ〈Ｍ≦２１）に応じたプリセットｅカウント・デー
タ信号ｌ１をラッチ回路１に与え、ラッチ制御信号１２
により一時的に保持する。ラッチ回路３のラッチ・デー
タ出力信号１３によυＮビット・パイナリ・カウンタ２
にプリセット・カウント壷データ１３を与えプリセット
値を設定する。次に、Ｎピット拳パイナリ・カウンタ２
、endpage:2 １ビット・バイナリりカウンタ４、Ｊ−Ｋフリップ７ロ
ップ５、Ｄフリップ７ロップ７にリセット信号１４を与
えてリセットする（正論理＠０”とする）。被計数クロ
ックパルス信号１５をＪ −Ｋスリップ７ロップ５、ア
ンド回一６に与える。
，Ｑ〈Ｍ≦２１）に応じたプリセットｅカウント・デー
タ信号ｌ１をラッチ回路１に与え、ラッチ制御信号１２
により一時的に保持する。ラッチ回路３のラッチ・デー
タ出力信号１３によυＮビット・パイナリ・カウンタ２
にプリセット・カウント壷データ１３を与えプリセット
値を設定する。次に、Ｎピット拳パイナリ・カウンタ２
、endpage:2 １ビット・バイナリりカウンタ４、Ｊ−Ｋフリップ７ロ
ップ５、Ｄフリップ７ロップ７にリセット信号１４を与
えてリセットする（正論理＠０”とする）。被計数クロ
ックパルス信号１５をＪ −Ｋスリップ７ロップ５、ア
ンド回一６に与える。
次に、計数許可信号】７を１ビット・バイナリ・カウン
タ４に与えると、１ビット−バイヘナリ・カウンタ４の
田力信号１８は論理＠１１になシ、この出力信号１８が
Ｊ−Ｋフリップフロップ５のＪ端子に入力される。．Ｔ
Ｋフリップフロップ５のＫ端子には論理“θ″が入
方されているか−ら、Ｊ−Ｋフリップフロップ５のクロ
ックパルス信号入力端子ＣＰに嫉計数クロックパルス信
号１５の立下がシエッジが与えられるとトリガされてＪ
−Ｋ７リップフロップ５の出力端子Ｑから出力される
信号１９は論理”１”となる。アンＰ回路６は皺計数ク
ロックパルス信号１５と端子Ｑからの信号１９との論理
積をとるから、アンド回路６の出力信号２０は被計数ク
ロックパルス信号１４と同じ波形の信号とまる。
タ４に与えると、１ビット−バイヘナリ・カウンタ４の
田力信号１８は論理＠１１になシ、この出力信号１８が
Ｊ−Ｋフリップフロップ５のＪ端子に入力される。．Ｔ
Ｋフリップフロップ５のＫ端子には論理“θ″が入
方されているか−ら、Ｊ−Ｋフリップフロップ５のクロ
ックパルス信号入力端子ＣＰに嫉計数クロックパルス信
号１５の立下がシエッジが与えられるとトリガされてＪ
−Ｋ７リップフロップ５の出力端子Ｑから出力される
信号１９は論理”１”となる。アンＰ回路６は皺計数ク
ロックパルス信号１５と端子Ｑからの信号１９との論理
積をとるから、アンド回路６の出力信号２０は被計数ク
ロックパルス信号１４と同じ波形の信号とまる。
アンド回路６からの出力信号２０の立上プエッジ信号が
与えられると、Ｎビット・バイナリ・カウンタ２はカウ
ントを開始する。同時にＤ７リップフロップ７はＪ−Ｋ
７リップ７ロップ５の出力信号１９とアンド回路６の出
力信号２０とを受け、信号２０の立上りを検出して立上
り信号（論理１１つを発生し、以後最終カウント値に相
当する信号２０の立上シ信号が与えられるまで、Ｎビッ
ト・バイナリ・カウンタ２がカウント中であることを皐
一のビット情報のカウント状態判別信号２２として出力
する。
与えられると、Ｎビット・バイナリ・カウンタ２はカウ
ントを開始する。同時にＤ７リップフロップ７はＪ−Ｋ
７リップ７ロップ５の出力信号１９とアンド回路６の出
力信号２０とを受け、信号２０の立上りを検出して立上
り信号（論理１１つを発生し、以後最終カウント値に相
当する信号２０の立上シ信号が与えられるまで、Ｎビッ
ト・バイナリ・カウンタ２がカウント中であることを皐
一のビット情報のカウント状態判別信号２２として出力
する。
Ｎビット・バイナリーカクンタ２はカウントを継続し、
プリセット値ＭＯ立上りエッジ信号をアンド回路６から
受取ると立上）（ｗｊＩ理−１”となる）カウント値が
プリセット値に達したことを桁上り信号２１として出力
する。桁上υ信号２１はオア回路３へ入力され、１ビッ
ト書パイナリΦカウンタ４の出力信号ｌ８は立下がる（
論理゜０”となる）。
プリセット値ＭＯ立上りエッジ信号をアンド回路６から
受取ると立上）（ｗｊＩ理−１”となる）カウント値が
プリセット値に達したことを桁上り信号２１として出力
する。桁上υ信号２１はオア回路３へ入力され、１ビッ
ト書パイナリΦカウンタ４の出力信号ｌ８は立下がる（
論理゜０”となる）。
桁上如信号２ＦはＪ−Ｋフリップフロップ５のＫ端子に
も入力されているから被計数クロックパルス信号１５の
立下りエッジを検出して立下る信号を出力する。すなわ
ち、論理１０”の信号を出力する。この信号１９はアン
ド回路６に与えられ、アンド回路６の出力信号２０は論
理“０″となシ、Ｎビット・バイナリ・カウンタ２への
被計数クロックパルス１５の供給が禁止される。これで
カウント状態が終了する。再度計数を実行する場合には
リセット信号１４を与えると、上述の動作が繰返される
。
も入力されているから被計数クロックパルス信号１５の
立下りエッジを検出して立下る信号を出力する。すなわ
ち、論理１０”の信号を出力する。この信号１９はアン
ド回路６に与えられ、アンド回路６の出力信号２０は論
理“０″となシ、Ｎビット・バイナリ・カウンタ２への
被計数クロックパルス１５の供給が禁止される。これで
カウント状態が終了する。再度計数を実行する場合には
リセット信号１４を与えると、上述の動作が繰返される
。
以上詳細に説明したように、本発明によれば、所望個数
のクロックパルスの間隔を設定することができ、設定さ
れた個数になるまでクロックパルスをカウントしている
状態であるかカウントを終了し九状態であるかのカウン
ト状態判別信号を単一のビット情報で出力して示すこと
のできる計数回路が得られるのでその効果は大きい。
のクロックパルスの間隔を設定することができ、設定さ
れた個数になるまでクロックパルスをカウントしている
状態であるかカウントを終了し九状態であるかのカウン
ト状態判別信号を単一のビット情報で出力して示すこと
のできる計数回路が得られるのでその効果は大きい。
第１図紘本発明の−実施例のブロック図、第２図は第１
図に示す一実施例の各部に現われる信号の波形図である
。 ｌ・・・・・・ラッチ回路、２・・・・・・Ｎビット・
バイナリ・カウンタ、３・・・・・・オア回路、４・旧
・・１ビット・バイナリ・カウンタ、５・−−−−−Ｊ
−Ｋｙリッシフロップ、６・・・・・・ア，ンド回路、
７・・・・・・Ｄフリップフロップ、１ｌ・・・・・・
プリセット・カウント・データ、ｌ２・・・・・・ラッ
チ制御信号、ｌ３・・・・・・ラッチ・データ出力信号
、，１４・・・・・・リセット信号、１５・・・・・・
被計数クロックパルス信号、１７・・・・・・計数許可
信号、２１・・・・・・桁上）信号、２２・・・・・・
カウント状態判別信号。 endpage:3
図に示す一実施例の各部に現われる信号の波形図である
。 ｌ・・・・・・ラッチ回路、２・・・・・・Ｎビット・
バイナリ・カウンタ、３・・・・・・オア回路、４・旧
・・１ビット・バイナリ・カウンタ、５・−−−−−Ｊ
−Ｋｙリッシフロップ、６・・・・・・ア，ンド回路、
７・・・・・・Ｄフリップフロップ、１ｌ・・・・・・
プリセット・カウント・データ、ｌ２・・・・・・ラッ
チ制御信号、ｌ３・・・・・・ラッチ・データ出力信号
、，１４・・・・・・リセット信号、１５・・・・・・
被計数クロックパルス信号、１７・・・・・・計数許可
信号、２１・・・・・・桁上）信号、２２・・・・・・
カウント状態判別信号。 endpage:3
Claims (1)
- プリセット・カウントデータを入力してラッチ制御信号
によシ保持するラッチ回路と、桁上り信号とリセット信
号との一理和をとるオア回路と、紡記オア回路の出力信
号でクリアされ、入力ざれる計数詐可信号の立上シを検
出してカウント匝を出力する１ビット・バイナリ・カウ
ンタと、前記リセット信号でクリアされ、前記１ビット
φバイナリ・カウンタの出力信号ｔ−Ｊ端子に、前記桁
上シイＳ号をＫ端子に入力し、被計数クロックパルス信
号の立下シエッジを検出して前記ａ及びＫ端子に入力さ
れた信号の組合せにより定まる論理値を出力するＪ−Ｋ
７リップフロップと、前記Ｊ −Ｋフリップフロップの
出力信号と前記被計数クロックパルス信号との論理積を
とるアンド回路と、前記リセット信号でクリアされ、前
記アンド回路の出力信号と前記ラッチ回路の出力信号と
を入力してプリセット値までカウントし、該ブリセット
値Ｋ達したら前記桁上り信号を発生するＮビット・バイ
ナリ・カクンタと、前記オア回路の出力信号でクリアさ
れ、前記Ｊ−Ｋフリップフロップの出力信号をＤ４Ａ子
に入力し前記アンド回路からの出力信号の立上クを検出
して立上り信号を発生し、前記Ｎビット・バイナリ・カ
ウンタがカウント中か否かを単一のビット情報のカウン
ト状態判別信号として出力する１）７リッグフロップと
を含み、前記桁上シ信号の立上９を検出するとカウント
状態を終了することを特徴とする計数回路，
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56139445A JPS5840929A (ja) | 1981-09-04 | 1981-09-04 | 計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56139445A JPS5840929A (ja) | 1981-09-04 | 1981-09-04 | 計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840929A true JPS5840929A (ja) | 1983-03-10 |
| JPH0335856B2 JPH0335856B2 (ja) | 1991-05-29 |
Family
ID=15245364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56139445A Granted JPS5840929A (ja) | 1981-09-04 | 1981-09-04 | 計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840929A (ja) |
-
1981
- 1981-09-04 JP JP56139445A patent/JPS5840929A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0335856B2 (ja) | 1991-05-29 |
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