JPS5841499A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
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- JPS5841499A JPS5841499A JP56140500A JP14050081A JPS5841499A JP S5841499 A JPS5841499 A JP S5841499A JP 56140500 A JP56140500 A JP 56140500A JP 14050081 A JP14050081 A JP 14050081A JP S5841499 A JPS5841499 A JP S5841499A
- Authority
- JP
- Japan
- Prior art keywords
- data
- error correction
- correction code
- syndrome
- circuit
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、誤り訂正回路、特に、記憶装置における読出
データの訂正および再書込与■ための書込チェックビッ
トの発生を行なう誤り訂正回路に関する。
データの訂正および再書込与■ための書込チェックビッ
トの発生を行なう誤り訂正回路に関する。
従来の誤り訂正回路は、書込時には書込データに応じて
続出時には読出データに応じて再書込時には訂正データ
に広じて誤り訂正符号を発生する誤ジ訂正符号発生器と
、前記誤り訂正符号と続出チェックビットとの排他的論
理和をと9て書込でないと齢にシンドロームを出力する
排他的論理和回路と、I!fiI記シンドロームが前記
読出データの訂正を示しているときに前記続出データを
前記′7/ドロームに従って訂正して前記再書込時に前
記誤り訂正符号とともに記憶媒体に1話込むための前記
訂正データを出力するデータ訂正器とを含んで構成され
る。
続出時には読出データに応じて再書込時には訂正データ
に広じて誤り訂正符号を発生する誤ジ訂正符号発生器と
、前記誤り訂正符号と続出チェックビットとの排他的論
理和をと9て書込でないと齢にシンドロームを出力する
排他的論理和回路と、I!fiI記シンドロームが前記
読出データの訂正を示しているときに前記続出データを
前記′7/ドロームに従って訂正して前記再書込時に前
記誤り訂正符号とともに記憶媒体に1話込むための前記
訂正データを出力するデータ訂正器とを含んで構成され
る。
すなわち、従来の誤p訂正回路は、誤り訂正符号発生i
t共用するもので、読出データに訂正可能なりApが存
在した場合続出データおよび読出チェックビットの誤り
を訂正し、再書込みのための誤り訂正符号を発生するK
は@1の誤フ訂正時に記憶媒体から読み出した続出デー
タおよび読出チェックビットから誤り訂正符号発生器を
介して排他的論理和回路圧よりシンドロームを発生させ
、前記シンドロームにより読出データの誤りを訂正して
訂正データを出力する。@2の符号発生時に記憶媒体に
格納されて−る情報を正しく書龜換えるためには、前記
訂正データを誤り訂正符号発生器に供給して誤シ訂正符
号を発生し、前記訂正データとともに再書込みする。
t共用するもので、読出データに訂正可能なりApが存
在した場合続出データおよび読出チェックビットの誤り
を訂正し、再書込みのための誤り訂正符号を発生するK
は@1の誤フ訂正時に記憶媒体から読み出した続出デー
タおよび読出チェックビットから誤り訂正符号発生器を
介して排他的論理和回路圧よりシンドロームを発生させ
、前記シンドロームにより読出データの誤りを訂正して
訂正データを出力する。@2の符号発生時に記憶媒体に
格納されて−る情報を正しく書龜換えるためには、前記
訂正データを誤り訂正符号発生器に供給して誤シ訂正符
号を発生し、前記訂正データとともに再書込みする。
し九がりて、読出データの誤pを訂正し、再書込みのた
めの誤り訂正符号を発生するためKは、誤り訂正符号発
生器を前記誤り訂正時と前記符号発生時との2度使用し
なければならない。
めの誤り訂正符号を発生するためKは、誤り訂正符号発
生器を前記誤り訂正時と前記符号発生時との2度使用し
なければならない。
以下に、従来の誤り訂正回路について図面を参照して説
明する。
明する。
第1図は従来の誤シ訂正回路の一例を含むブロック図で
誤り訂正回路BCCの出力@IICは記憶媒体Mが接続
され、入力側圧はレジスタ几を介して選択回路Sが接続
されている。この誤p訂正回路ECCは、誤り訂正符号
発生器lと、排他的論理和回路2と、データ訂正器3と
、レジスタ20とで構成されている。
誤り訂正回路BCCの出力@IICは記憶媒体Mが接続
され、入力側圧はレジスタ几を介して選択回路Sが接続
されている。この誤p訂正回路ECCは、誤り訂正符号
発生器lと、排他的論理和回路2と、データ訂正器3と
、レジスタ20とで構成されている。
第2図は第1図に示す従来例の動作を説明するためのタ
イムチャートである。
イムチャートである。
書込動作の場合は、書込を指示する書込信号kが供給さ
れることにより選択回路Sで書込データaが選択されて
データbとなりて出力される。このデータbすなわち書
込データ暑は誤シ訂正符号発生器1に供給されるので、
誤フ訂正符号発生器1は誤り訂正符号Cを発生する。こ
の誤り訂正符号Cは書込データaとともに記憶媒体MK
書き一込まれる。
れることにより選択回路Sで書込データaが選択されて
データbとなりて出力される。このデータbすなわち書
込データ暑は誤シ訂正符号発生器1に供給されるので、
誤フ訂正符号発生器1は誤り訂正符号Cを発生する。こ
の誤り訂正符号Cは書込データaとともに記憶媒体MK
書き一込まれる。
読出動作の場合にはまず誤り訂正期間T1で、記憶媒体
Mから読み出された続出データgおよび続出チェックピ
ットhはレジスタB、に格納され続出データi、読出チ
ェックビットjとして出力される。
Mから読み出された続出データgおよび続出チェックピ
ットhはレジスタB、に格納され続出データi、読出チ
ェックビットjとして出力される。
この読出データiおよび読出チェックビットjは読出時
に誤り訂正を行い、再書込時に符号発生を行うために用
いられる。
に誤り訂正を行い、再書込時に符号発生を行うために用
いられる。
まず、続出時には、選択回路Sには書込信号kが読出を
指示しているが再書込信号lは再書込を指示していない
。このため選択回路sti供給される書込テータa、読
出データlおよび訂正データfのうち読出データlを選
択してデータbとして出力する。
指示しているが再書込信号lは再書込を指示していない
。このため選択回路sti供給される書込テータa、読
出データlおよび訂正データfのうち読出データlを選
択してデータbとして出力する。
誤り訂正符号発生器lはデータbすなわち続出データ1
から誤p訂正符号c1に発生する。
から誤p訂正符号c1に発生する。
排他的論理和回路2は誤フ訂正符号Cと読出チ鳳、クビ
ットjとO排他的論理和をとつてシンドロームdを出力
する。なお、この排他的論理和回路2には書込信号kが
書込を示していないのでシンドロ・−ムdの出力を禁止
されることはない。
ットjとO排他的論理和をとつてシンドロームdを出力
する。なお、この排他的論理和回路2には書込信号kが
書込を示していないのでシンドロ・−ムdの出力を禁止
されることはない。
データ訂正器3はシフドロー、ムdi解読して訂正位置
を得たのち、データbすなわち読出データkl訂正して
訂正データeを出力する。この訂正データeはレジスタ
5に格納され訂正データfとして出力される。
を得たのち、データbすなわち読出データkl訂正して
訂正データeを出力する。この訂正データeはレジスタ
5に格納され訂正データfとして出力される。
次に、符号発生期間T2で書込信号には書込を指示する
とともに、再書込信号lが再書込を指示するため、誤り
訂正回路F20Cは再書込時の状態になる。これKよフ
、選択回路Sは訂正データfを選択してデータbとして
出力する。
とともに、再書込信号lが再書込を指示するため、誤り
訂正回路F20Cは再書込時の状態になる。これKよフ
、選択回路Sは訂正データfを選択してデータbとして
出力する。
誤り訂正符号発生器1はデータbすなわち訂正データf
に従った誤り訂正符号Cを出力する。
に従った誤り訂正符号Cを出力する。
排他的論理和回路2は書込信号kが書込を指示している
ので、シンドロームの出力を禁止され、シンドロームd
としては誤りなしを示す符号が出力される。このため、
データ訂正器3はデータbすなわち訂正データfi訂正
することなく訂正データeとして出力される。
ので、シンドロームの出力を禁止され、シンドロームd
としては誤りなしを示す符号が出力される。このため、
データ訂正器3はデータbすなわち訂正データfi訂正
することなく訂正データeとして出力される。
それゆえ、記憶媒体MKは訂正データfと、この訂正デ
ータfに対する誤り訂正符号Cとが再書込されることと
なる。
ータfに対する誤り訂正符号Cとが再書込されることと
なる。
このように、従来の誤り訂正回路は記憶媒体Mから読み
出した続出データgおよび読出チェックビットhに訂正
可能な誤りが存在した場合、読出データおよび読出チェ
ックピットの誤シを訂正し訂正データeおよび再書込み
の九めの誤シ訂正符号Cを発生するときに、誤り訂正は
誤シ訂正期間T1だけかかハ誤シ訂正符号の発生は符号
発生期間T2だけかかるので、続出データの再書込には
(Tl+T2)の期間かかり、なおかつ誤り訂正符号発
生器を2度使用するため制御が複雑でかつ遅いという欠
点がありた。
出した続出データgおよび読出チェックビットhに訂正
可能な誤りが存在した場合、読出データおよび読出チェ
ックピットの誤シを訂正し訂正データeおよび再書込み
の九めの誤シ訂正符号Cを発生するときに、誤り訂正は
誤シ訂正期間T1だけかかハ誤シ訂正符号の発生は符号
発生期間T2だけかかるので、続出データの再書込には
(Tl+T2)の期間かかり、なおかつ誤り訂正符号発
生器を2度使用するため制御が複雑でかつ遅いという欠
点がありた。
すなわち、従来の誤り訂正回路は続出データの再書込時
間が多大であるとともに、制御が複雑になるという欠点
があった。
間が多大であるとともに、制御が複雑になるという欠点
があった。
本発明の目的は再書込時間を短縮で睡るとともに、制御
が簡巣になる誤り訂正回路を提供することにおる。
が簡巣になる誤り訂正回路を提供することにおる。
すなわち、本発明の目的は誤り訂正符号発生器において
続出データより発生した第2のチェッ“クビット誤り訂
正符号をシンドロームと排他的論理和をとって書込チェ
ックビットを発生させることにより上記欠点を解決し、
読出データQ誤り訂正と同時に再書込みのための書込チ
ェックビットの発生を可能にした誤り訂正回路を提供す
ることにある。
続出データより発生した第2のチェッ“クビット誤り訂
正符号をシンドロームと排他的論理和をとって書込チェ
ックビットを発生させることにより上記欠点を解決し、
読出データQ誤り訂正と同時に再書込みのための書込チ
ェックビットの発生を可能にした誤り訂正回路を提供す
ることにある。
本発明oiA、o訂正回路は、書込時には書込データに
応じて続出時には続出データに応じて誤シ軒正符号を発
生する誤シ訂正符号発生器と、”、゛前記誤り訂正符号
と続出チェックビットとの排他的論理和?とりて書込で
ないと色にシンドロームを出力する排他的論理和回路と
、前記シンドロームが前記続出データの訂正を示してい
るときにデータ訂正安示信号を出力するとともに前記続
出データを前記シンドロームに従りて訂正して再書込時
に記憶媒体に書き込むための訂正データを出力するデー
タ訂正器と、前記データ訂正表示信号が供給されたと亀
に稼前記誤り訂正符号と前記シンドロームとの排他的論
理和をとタ前記データ訂正表示信号が供給されないとき
Kは前記誤り訂正符号をそのまま前記再書込時にl!t
r記記憶媒体に書き込むための書込チェックビットを発
生する誤り訂正符号訂正器とを含んで構成される。
応じて続出時には続出データに応じて誤シ軒正符号を発
生する誤シ訂正符号発生器と、”、゛前記誤り訂正符号
と続出チェックビットとの排他的論理和?とりて書込で
ないと色にシンドロームを出力する排他的論理和回路と
、前記シンドロームが前記続出データの訂正を示してい
るときにデータ訂正安示信号を出力するとともに前記続
出データを前記シンドロームに従りて訂正して再書込時
に記憶媒体に書き込むための訂正データを出力するデー
タ訂正器と、前記データ訂正表示信号が供給されたと亀
に稼前記誤り訂正符号と前記シンドロームとの排他的論
理和をとタ前記データ訂正表示信号が供給されないとき
Kは前記誤り訂正符号をそのまま前記再書込時にl!t
r記記憶媒体に書き込むための書込チェックビットを発
生する誤り訂正符号訂正器とを含んで構成される。
すなわち、本発明の誤り訂正回路は、記憶媒体から読み
出したデータの誤り検出および訂正を行なう誤り訂正回
路で書込み用第1のチェックビットの発生および続出デ
ータから第2のテ具ツクビー仁7 ツトを発生する誤り訂正符号発生器と読出した第1のチ
ェックビットと第2のチェックビットとの一致、不一致
によりシンドロームを発生する排他的論理回路とシンド
ロームにより読出データの誤pを訂正する訂正器および
シンドロームにより第2のチェックビットを反転させ、
再書込み用第1のチェックピッ)f発生する誤フ訂正符
号訂正器とにより構成され、続出データの訂正と同時に
再書込み用第1のチェックビットを発生するように構成
される。
出したデータの誤り検出および訂正を行なう誤り訂正回
路で書込み用第1のチェックビットの発生および続出デ
ータから第2のテ具ツクビー仁7 ツトを発生する誤り訂正符号発生器と読出した第1のチ
ェックビットと第2のチェックビットとの一致、不一致
によりシンドロームを発生する排他的論理回路とシンド
ロームにより読出データの誤pを訂正する訂正器および
シンドロームにより第2のチェックビットを反転させ、
再書込み用第1のチェックピッ)f発生する誤フ訂正符
号訂正器とにより構成され、続出データの訂正と同時に
再書込み用第1のチェックビットを発生するように構成
される。
すなわち1本発明の誤り訂正回路は書き込み用第1のチ
ェックビットの発生および読出データかチェックビット
によりシンドロームを発生する排他的論理回路とシンド
ロームにより続出データの誤りを訂正する訂正器および
シンドロームにより第2のチェックビットを反転させ、
再書込み用第1のチェックビットヲ発生する誤り訂正符
号訂正器とにより構成される。
ェックビットの発生および読出データかチェックビット
によりシンドロームを発生する排他的論理回路とシンド
ロームにより続出データの誤りを訂正する訂正器および
シンドロームにより第2のチェックビットを反転させ、
再書込み用第1のチェックビットヲ発生する誤り訂正符
号訂正器とにより構成される。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第3図は本発明の一実施?1Jt″含むブロック図で、
第3図に示す誤り訂正回路ECC’は誤り訂正符号Cを
発生する誤り訂正符号発生器1と、誤9訂り 正符号Cと読出チェックピットtにもとづいてシンドロ
ームdを発生する排他的論理和回路2と、シンドローム
dによシ、続出データlの訂正を行なうとともに読出デ
ータlが訂正されたと色にデータ訂正衣示信号mf出力
するデータ訂正器3と。
第3図に示す誤り訂正回路ECC’は誤り訂正符号Cを
発生する誤り訂正符号発生器1と、誤9訂り 正符号Cと読出チェックピットtにもとづいてシンドロ
ームdを発生する排他的論理和回路2と、シンドローム
dによシ、続出データlの訂正を行なうとともに読出デ
ータlが訂正されたと色にデータ訂正衣示信号mf出力
するデータ訂正器3と。
データ訂正表示信号mが供給されたときに誤り訂正符号
Cとシンドロームd との排他的論理和をとうて書込チェックピッ)nを発生
させるvAり訂正符号訂正器4とで構成される。
Cとシンドロームd との排他的論理和をとうて書込チェックピッ)nを発生
させるvAり訂正符号訂正器4とで構成される。
次に、第3図に示す誤り訂正回路の詳細な動作について
@4図を参照して説明する。
@4図を参照して説明する。
/まず、書込動作の場合、誤り訂正期間Tl“で書込を
指示する書込信号kが供給されるため、書込データaが
選択回路S′にょ夛選択されデーpbとして誤り訂正符
号発生器lに入力されて誤p訂正符号Cが出力される。
指示する書込信号kが供給されるため、書込データaが
選択回路S′にょ夛選択されデーpbとして誤り訂正符
号発生器lに入力されて誤p訂正符号Cが出力される。
データbすなわち書込データaはデータ訂正器3に入力
され、書込信号kが書込を指示しているのでシンドロー
ムdが出力すれずデータbすなわち書込データaおよび
誤り訂正符号Cは符号訂正期間T 21でそのまま訂正
データCおよび書込チェックピッ)nになり記憶媒体M
KiFき込まれる。
され、書込信号kが書込を指示しているのでシンドロー
ムdが出力すれずデータbすなわち書込データaおよび
誤り訂正符号Cは符号訂正期間T 21でそのまま訂正
データCおよび書込チェックピッ)nになり記憶媒体M
KiFき込まれる。
次に、読出動作の場合、誤や訂正期間T 11で記憶媒
体Mから読み出された続出データgおよび続出チメック
ピットhはレジスタBE格納され、そのtま読出データ
i、@出チェ、クビ、トjとして出力される。続出デー
タlは書込信号kが読出を指示しているため選択回路S
Iにより選択され纏り訂正符号発生器1に入力され誤り
訂正符号発生器lけ誤り訂正符号Cを出力する。この髪
春a升友T鼻を千幸誤り訂正符号Cと続出チ纂ツクビッ
トjとが排他的論理和回路2に入力され、排他的論理和
かとられシンドロームdを発生する。前記シンドローム
dによシ訂正可能誤シと判断された場合、データbすな
わち読出データiViデータ訂正器3により訂正されデ
ータ訂正器3は訂正データeを出力するとともにデータ
訂正表示信号mを出がする。また、符号訂正期間T21
で誤り訂正符号Cは誤り訂正符号訂正器4に入力されデ
ータ訂正表示信号mが供給されているときシンドローム
dとの排他的ma!和がとられ1込チェックビットml
出力する。この書込チェックビットnは誤った続出デー
タを訂正した訂正データに対する再書込のための書込チ
ェックピットnになり、訂正データと再書込みのための
書込チェックピットが同時に発生される。
体Mから読み出された続出データgおよび続出チメック
ピットhはレジスタBE格納され、そのtま読出データ
i、@出チェ、クビ、トjとして出力される。続出デー
タlは書込信号kが読出を指示しているため選択回路S
Iにより選択され纏り訂正符号発生器1に入力され誤り
訂正符号発生器lけ誤り訂正符号Cを出力する。この髪
春a升友T鼻を千幸誤り訂正符号Cと続出チ纂ツクビッ
トjとが排他的論理和回路2に入力され、排他的論理和
かとられシンドロームdを発生する。前記シンドローム
dによシ訂正可能誤シと判断された場合、データbすな
わち読出データiViデータ訂正器3により訂正されデ
ータ訂正器3は訂正データeを出力するとともにデータ
訂正表示信号mを出がする。また、符号訂正期間T21
で誤り訂正符号Cは誤り訂正符号訂正器4に入力されデ
ータ訂正表示信号mが供給されているときシンドローム
dとの排他的ma!和がとられ1込チェックビットml
出力する。この書込チェックビットnは誤った続出デー
タを訂正した訂正データに対する再書込のための書込チ
ェックピットnになり、訂正データと再書込みのための
書込チェックピットが同時に発生される。
本発明Q誤り訂正回路は誤り訂正符号訂正@を追加する
ことにより、続出データの再書込を行うにあたり、誤や
訂正符号発生器を続出時と再書込時との二度にわたり使
用する代りに誤シ訂正符号発生静は続出時に使用するの
みでよいので、再書込の丸めの時間を短縮できるととも
に制御を量率にできるという効果がある。
ことにより、続出データの再書込を行うにあたり、誤や
訂正符号発生器を続出時と再書込時との二度にわたり使
用する代りに誤シ訂正符号発生静は続出時に使用するの
みでよいので、再書込の丸めの時間を短縮できるととも
に制御を量率にできるという効果がある。
すなわち、本発明の誤り訂正回路は誤り訂正符号発生器
を共用した誤p訂正回路において、続出データより発生
した誤り訂正符号をシンドロームと排他的論理和をとる
誤り訂正符号訂正器を用いることにより、読み出し誤シ
データに対する再書き込みのための書込チ鼻ツクピット
の発生を簡単かつ同時にできるという効果がおる。
を共用した誤p訂正回路において、続出データより発生
した誤り訂正符号をシンドロームと排他的論理和をとる
誤り訂正符号訂正器を用いることにより、読み出し誤シ
データに対する再書き込みのための書込チ鼻ツクピット
の発生を簡単かつ同時にできるという効果がおる。
第1図は従来の一例を含むブロック図、第2図は第1図
に示す従来例の動作を説明するためのタイムチャート、
第3図は本発明の一実施例を含むブロック図、第4図は
第3図に示す実施例の動作を説明するためのタイムチャ
ートである。 Ecc、Ecct・・・・・・誤シ訂正回路、M・・・
・・・記゛憶媒体、s、s’・・・・・・選択回路、R
・・・・・・レジスタ、1・・・・・・誤り訂正符号発
生器、2・川・・排他的論理和回路、3・・・・・・デ
ータ訂正器、4・・・・・・誤り訂正符号訂正器、5・
・・・・・レジスタ、 a・・・・・・書込データ、b・・・・・・データ、C
・・・・・・誤り訂正符号、、d・・・・・・シンドロ
ーム、e・旧・・訂正データ、f・・・・・・訂正デー
タ、g・・・・・・読出データ、h・・・・・・読出チ
ェックピット、i・・・・・・続出データ、j・・・
ゞ・・・読出チェックピット、k・・・・・・書
込信号、!・・・・・・再書込信号、m・・・・・・デ
ータ訂正表示信号、n・・・・・・書込チェックピット
。
に示す従来例の動作を説明するためのタイムチャート、
第3図は本発明の一実施例を含むブロック図、第4図は
第3図に示す実施例の動作を説明するためのタイムチャ
ートである。 Ecc、Ecct・・・・・・誤シ訂正回路、M・・・
・・・記゛憶媒体、s、s’・・・・・・選択回路、R
・・・・・・レジスタ、1・・・・・・誤り訂正符号発
生器、2・川・・排他的論理和回路、3・・・・・・デ
ータ訂正器、4・・・・・・誤り訂正符号訂正器、5・
・・・・・レジスタ、 a・・・・・・書込データ、b・・・・・・データ、C
・・・・・・誤り訂正符号、、d・・・・・・シンドロ
ーム、e・旧・・訂正データ、f・・・・・・訂正デー
タ、g・・・・・・読出データ、h・・・・・・読出チ
ェックピット、i・・・・・・続出データ、j・・・
ゞ・・・読出チェックピット、k・・・・・・書
込信号、!・・・・・・再書込信号、m・・・・・・デ
ータ訂正表示信号、n・・・・・・書込チェックピット
。
Claims (1)
- 書込時には書込データに応じて続出時には読出データに
応じて誤り訂正符号を発生する誤り訂正符号発生器と、
前記誤り訂正符号と続出チェックビットとの排他的81
i1哩和をとりて書込でないときにシンドロームを出力
する排他的論理和回路と、前記シンドロームが前記読出
データの訂正を示しているときにデータ訂正表示信号を
出力するとともに゛前記続出データt−前記シンドロー
ムに従って訂正して再書込時に記憶媒体に1話込むため
の訂正データを出力するデータ訂正器と、前記データ訂
正費示信号が供給されたときには前記誤p訂正符号と前
記シンドロームとの排他的論理和をとり前記データ訂正
表示信号が供給されないと色には前記誤り訂正符号をそ
のまま前記再書込時に前記記憶媒体に書き込むための書
込チェックビットを発生する誤り訂正符号訂正器とを含
むことを特徴とする誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140500A JPS5841499A (ja) | 1981-09-07 | 1981-09-07 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140500A JPS5841499A (ja) | 1981-09-07 | 1981-09-07 | 誤り訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5841499A true JPS5841499A (ja) | 1983-03-10 |
| JPS6232825B2 JPS6232825B2 (ja) | 1987-07-16 |
Family
ID=15270073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56140500A Granted JPS5841499A (ja) | 1981-09-07 | 1981-09-07 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841499A (ja) |
-
1981
- 1981-09-07 JP JP56140500A patent/JPS5841499A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6232825B2 (ja) | 1987-07-16 |
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