JPS5843556A - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPS5843556A JPS5843556A JP56141291A JP14129181A JPS5843556A JP S5843556 A JPS5843556 A JP S5843556A JP 56141291 A JP56141291 A JP 56141291A JP 14129181 A JP14129181 A JP 14129181A JP S5843556 A JPS5843556 A JP S5843556A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型半導体装置の製造方法に関する。 ′
・□ ・互いに相補的に動作す
るＭＯ８半導体素子を同一基板に設は九構造の相補型Ｍ
Ｏ８半導体装置、いわゆるＣ−ＭＯ８牛導体装置は公知
である。このｃ−ｙｏｇ半導体装置は従来第・１図のよ
うにして形成している。す：なわち、まず第１図（４）
に示すように、Ｎ形シリコン基板１の一方内面にＰ影領
域２ｔ−選択的に形成し、表面に酸化１［Ｊｔ−設ける
。さちに、フィールド酸化膜４管形成したのち、表面に
ｆ−）・電極用金属層６およびフォ・トレジスト層６ｔ
−順次積層する。このフォトレジスト層６をダート電極
形成領域のみ残して選択的に７オトエツチン゛グ會行う
０次に第１図（Ｂ）“に示すように、上記エツチング工
程によ１残りたレジスト膜６ｔ−マスクとして金属層５
をエツチングすることによシー酸化膜ｓ上にデート電極
７を形成する。次に、表面にフォトレジスト膜８ｔ−形
成し、このフォトレジスト膜８のＰ影領域２を選択的に
エツチング除去する０次に、 ｐ影領域２にソース・ド
レイン領域を形成するためのＮ形不純物ｔｒ−ト電極１
ｔマスクとして高濃度にイオン注入する仁とにより、ｒ
領域９゜１０を形成する。同様に、第１図に示すように
Ｎ影領域１にも、フォトレジスト膜１１ｔＰ形領域２上
のみ残してＰ形不純物をダート電極１をマスクとして高
濃度にイオン注入してＰ領域１２．１３ｆ：形成すると
と゛により、ソース・ドレイン領域管形成する。このよ
うにして、同一シリコン基板１にＰチャンネルとＮチャ
ンネルとを相補竺に接続して設けたＣ−ＭＯ８半導体装
置管構成していた。
・□ ・互いに相補的に動作す
るＭＯ８半導体素子を同一基板に設は九構造の相補型Ｍ
Ｏ８半導体装置、いわゆるＣ−ＭＯ８牛導体装置は公知
である。このｃ−ｙｏｇ半導体装置は従来第・１図のよ
うにして形成している。す：なわち、まず第１図（４）
に示すように、Ｎ形シリコン基板１の一方内面にＰ影領
域２ｔ−選択的に形成し、表面に酸化１［Ｊｔ−設ける
。さちに、フィールド酸化膜４管形成したのち、表面に
ｆ−）・電極用金属層６およびフォ・トレジスト層６ｔ
−順次積層する。このフォトレジスト層６をダート電極
形成領域のみ残して選択的に７オトエツチン゛グ會行う
０次に第１図（Ｂ）“に示すように、上記エツチング工
程によ１残りたレジスト膜６ｔ−マスクとして金属層５
をエツチングすることによシー酸化膜ｓ上にデート電極
７を形成する。次に、表面にフォトレジスト膜８ｔ−形
成し、このフォトレジスト膜８のＰ影領域２を選択的に
エツチング除去する０次に、 ｐ影領域２にソース・ド
レイン領域を形成するためのＮ形不純物ｔｒ−ト電極１
ｔマスクとして高濃度にイオン注入する仁とにより、ｒ
領域９゜１０を形成する。同様に、第１図に示すように
Ｎ影領域１にも、フォトレジスト膜１１ｔＰ形領域２上
のみ残してＰ形不純物をダート電極１をマスクとして高
濃度にイオン注入してＰ領域１２．１３ｆ：形成すると
と゛により、ソース・ドレイン領域管形成する。このよ
うにして、同一シリコン基板１にＰチャンネルとＮチャ
ンネルとを相補竺に接続して設けたＣ−ＭＯ８半導体装
置管構成していた。
しかしながら、上述した従来の製造方法では、？−）電
極１をマスクとし・て、ソース・ドレイ２ｏ□。えあ。
極１をマスクとし・て、ソース・ドレイ２ｏ□。えあ。
：＋ＭＪ”′：讐□１イ第２よ入するので、ダート電極
ｒにも不純物が高濃度に注入されるとともに、ダート電
極ＩＹｔ突き抜けてｒ−）電極１下の酸化膜３にも不純
物が注入される場合がある。ｔた、−ソース・ドレイン
領域形成のための７オトレジスト膜を形成し、フォトエ
ツチングする工程が３工程もあるなどの問題があった。
ｒにも不純物が高濃度に注入されるとともに、ダート電
極ＩＹｔ突き抜けてｒ−）電極１下の酸化膜３にも不純
物が注入される場合がある。ｔた、−ソース・ドレイン
領域形成のための７オトレジスト膜を形成し、フォトエ
ツチングする工程が３工程もあるなどの問題があった。
本発明は上記事情に鑑みてなされ良もので、その目的と
するとζろは、Ｎチャンネル又はＰチャンネルいづれか
一方のチャンネルに？−）を形成し、このｒ−）部をマ
スクとして不純物を半導体内に導入しそ不純物領域管形
成し、次に他のチャンネルにダートヲ形成し、このゲー
ト部をマスクとして不純物を半導体内に導入して不純物
領域を形成することにより、フオトエツチングエ＠ｔ−
１工程減らすことができ、しかもｒ−）電極上・不純物
が突き抜ける０７ｆｔ防止できるばかりでな、く、？−
）電極に不純物が高濃度に入るのをも＆’＊止できる相
補産生導体装置の製造方法を提供薔ることにある。
するとζろは、Ｎチャンネル又はＰチャンネルいづれか
一方のチャンネルに？−）を形成し、このｒ−）部をマ
スクとして不純物を半導体内に導入しそ不純物領域管形
成し、次に他のチャンネルにダートヲ形成し、このゲー
ト部をマスクとして不純物を半導体内に導入して不純物
領域を形成することにより、フオトエツチングエ＠ｔ−
１工程減らすことができ、しかもｒ−）電極上・不純物
が突き抜ける０７ｆｔ防止できるばかりでな、く、？−
）電極に不純物が高濃度に入るのをも＆’＊止できる相
補産生導体装置の製造方法を提供薔ることにある。
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第２図体）（Ｂ）において、＝導電形半導体基板、たと
えばＮ形シリコン基板２１の一方面ＫＰチャンネル領域
を形成する九めのＰ影領域２２ｔ−形成し、表面に酸化
膜２Ｓを形成し、さらにフィールド酸化膜２４などを周
知の方法により形成する０次に、表面Ｋｒ−）電極材料
として４リシリコン層２５ｔ−設け、この・Ｉリシリコ
ン層２５上にフォトレジスト膜２６ｔ−形成する。この
フォトレジスト膜２．６について、Ｎ影領域上およびグ
ーＦ電極領域上のみ残して選択的に７オトエ、チンダす
る。しかるのち、ｅのフォトエツチングにより選択的に
残ったフォトレジスト膜ｚｇｔ”ｑスフとして４リシリ
コン層２５ｔ−選択工・ツチングする。すな動ち、Ｐチ
ャンネル領域側のみのｒ−）電極１１をまず形成してい
ることが従来の製造方法と異碌りている。このゲート電
４極２１を形成したフォトレジスト膜１６ｔ−除去しな
い状態で、Ｐ影領域２２の内表面にソース・ドレイン領
域ｘｔｔ、ｘｓを形成するためのＮ形不純物を高濃度に
イオン注入を行う、この場合、？−）電極２１上には酸
化膜Ｘｔｔが設けられているので、ｒ−）電極ａｒｔ突
龜抜けてそ９下の酸化膜２３に不純物が注入されること
がないばかりでな、く、？リシリプン層からなるｒ−）
電極２１に不純物が高濃度に注入されることもない、し
かして、レジスト膜２＃を除去する。
えばＮ形シリコン基板２１の一方面ＫＰチャンネル領域
を形成する九めのＰ影領域２２ｔ−形成し、表面に酸化
膜２Ｓを形成し、さらにフィールド酸化膜２４などを周
知の方法により形成する０次に、表面Ｋｒ−）電極材料
として４リシリコン層２５ｔ−設け、この・Ｉリシリコ
ン層２５上にフォトレジスト膜２６ｔ−形成する。この
フォトレジスト膜２．６について、Ｎ影領域上およびグ
ーＦ電極領域上のみ残して選択的に７オトエ、チンダす
る。しかるのち、ｅのフォトエツチングにより選択的に
残ったフォトレジスト膜ｚｇｔ”ｑスフとして４リシリ
コン層２５ｔ−選択工・ツチングする。すな動ち、Ｐチ
ャンネル領域側のみのｒ−）電極１１をまず形成してい
ることが従来の製造方法と異碌りている。このゲート電
４極２１を形成したフォトレジスト膜１６ｔ−除去しな
い状態で、Ｐ影領域２２の内表面にソース・ドレイン領
域ｘｔｔ、ｘｓを形成するためのＮ形不純物を高濃度に
イオン注入を行う、この場合、？−）電極２１上には酸
化膜Ｘｔｔが設けられているので、ｒ−）電極ａｒｔ突
龜抜けてそ９下の酸化膜２３に不純物が注入されること
がないばかりでな、く、？リシリプン層からなるｒ−）
電極２１に不純物が高濃度に注入されることもない、し
かして、レジスト膜２＃を除去する。
次に、再び表面にレゾスト膜３０を形成し、Ｐ影領域上
およびＮチャンネルのダート電極形成慎域部を残し、他
の領域管選択的にフォトエ、チングする。こＯフォ、ト
レジストＳＯ！マスクとして露出した？リシリコン層２
５を選択的に除去し、Ｎチャンネルのダート電極ｌｉｔ
形成する０次に、Ｐチャンネルと同様にＮチャンネル領
域にもソース・ドレイン領域ｓｘ、ｓｘを形成するため
Ｐ形不純物を高濃度にイオン注入する。この場合も、同
様に７オトレジスト膜３０によシグート電極３１が保護
されているので、不純物がｒ−）電極３１ｔ−突き抜け
ることも、ダート電極３１内に高濃度に注入されること
屯ない。しかして、フォトレジスト膜３０ｔ−除去する
ことによＩＩ Ｃ−ＭＯ８牛導体装置管製造する。
およびＮチャンネルのダート電極形成慎域部を残し、他
の領域管選択的にフォトエ、チングする。こＯフォ、ト
レジストＳＯ！マスクとして露出した？リシリコン層２
５を選択的に除去し、Ｎチャンネルのダート電極ｌｉｔ
形成する０次に、Ｐチャンネルと同様にＮチャンネル領
域にもソース・ドレイン領域ｓｘ、ｓｘを形成するため
Ｐ形不純物を高濃度にイオン注入する。この場合も、同
様に７オトレジスト膜３０によシグート電極３１が保護
されているので、不純物がｒ−）電極３１ｔ−突き抜け
ることも、ダート電極３１内に高濃度に注入されること
屯ない。しかして、フォトレジスト膜３０ｔ−除去する
ことによＩＩ Ｃ−ＭＯ８牛導体装置管製造する。
なお、上記実施例では、ダート電極ｔ ／ ＩＪシリコ
ン層によ）形成した場合について説明したが、これに限
らず、たとえばアルンニウム（ＡＡ）などの金属で形成
してもよい、以下、その実施例を第３図（４）（Ｂ）を
参照して説明する。Ｎ形シリ＝ン基板３１の一方面にＰ
影領域３２１形成し、また基板３１の表面に酸化膜３３
およびフィールド酸化膜３４會形成する。しかるのち、
ＰチャンネルおよびＮチャンネルそれぞれ離隔してＰ影
領域３２にはＮ形不純物、Ｎ形基板３１にはＰ形不純物
ｔ−順次深く高濃度にイオン注入することによ〕、Ｎ＋
領域１１．３６およびＰ＋領域ｓ’ｉ、ｓｓ會それぞれ
形成、゛する０次に、上記酸］□、′ 化膜３３．３４上にダート、電極材料としてアルハ 建ニウム（Ａｔ）層３９を形成１ｆＬ、このアルミニラ
７．７バ″″綽 ム層３９上に オ 層４０會形成する。
ン層によ）形成した場合について説明したが、これに限
らず、たとえばアルンニウム（ＡＡ）などの金属で形成
してもよい、以下、その実施例を第３図（４）（Ｂ）を
参照して説明する。Ｎ形シリ＝ン基板３１の一方面にＰ
影領域３２１形成し、また基板３１の表面に酸化膜３３
およびフィールド酸化膜３４會形成する。しかるのち、
ＰチャンネルおよびＮチャンネルそれぞれ離隔してＰ影
領域３２にはＮ形不純物、Ｎ形基板３１にはＰ形不純物
ｔ−順次深く高濃度にイオン注入することによ〕、Ｎ＋
領域１１．３６およびＰ＋領域ｓ’ｉ、ｓｓ會それぞれ
形成、゛する０次に、上記酸］□、′ 化膜３３．３４上にダート、電極材料としてアルハ 建ニウム（Ａｔ）層３９を形成１ｆＬ、このアルミニラ
７．７バ″″綽 ム層３９上に オ 層４０會形成する。
まず、このフォトレジスト層４０について、Ｐチャンネ
ル上およびＮチャンネルのダート領域部分ｔ−残し、他
の部分管選択的にフォトエ、チンダする。このエツチン
グにより残ったレジスト膜４０をマスクとしてアル１＝
ウム層Ｊ９ｔ−□選択的にエツチングすることによシ、
Ｎチャンネルのｒ−）電極４１Ｙｔ形成する。このダー
ト電極４１上のレジスト膜４０は除去してもよいが、残
した状態でＰ形不純物を浅く高濃度にイオウ注入す、３
ルより、２−４電極４．１に浅い層を有するソース・ド
レイン領域を形成する０次に、レジスト膜４０ｆ除去し
、再び全面にフォトレジスト膜４２ｔ−形成し、第３図
■と逆に同図Φ）のようにＰチャンネルのＭＯＳ ）ラ
ンジスタを形成する。すなわち、フォトレジスト膜４２
につ′いて、Ｎチャンネル上およびＰチャンネルの？−
）電極部を残し、他の部分を選択的にエツチング、する
、このエツチングによ〕残ったレジスト膜□漬會マスク
としてアルミニウム層１９、選択れ、２．す、ａｍ、！
、にょ、。
ル上およびＮチャンネルのダート領域部分ｔ−残し、他
の部分管選択的にフォトエ、チンダする。このエツチン
グにより残ったレジスト膜４０をマスクとしてアル１＝
ウム層Ｊ９ｔ−□選択的にエツチングすることによシ、
Ｎチャンネルのｒ−）電極４１Ｙｔ形成する。このダー
ト電極４１上のレジスト膜４０は除去してもよいが、残
した状態でＰ形不純物を浅く高濃度にイオウ注入す、３
ルより、２−４電極４．１に浅い層を有するソース・ド
レイン領域を形成する０次に、レジスト膜４０ｆ除去し
、再び全面にフォトレジスト膜４２ｔ−形成し、第３図
■と逆に同図Φ）のようにＰチャンネルのＭＯＳ ）ラ
ンジスタを形成する。すなわち、フォトレジスト膜４２
につ′いて、Ｎチャンネル上およびＰチャンネルの？−
）電極部を残し、他の部分を選択的にエツチング、する
、このエツチングによ〕残ったレジスト膜□漬會マスク
としてアルミニウム層１９、選択れ、２．す、ａｍ、！
、にょ、。
チャンネルのｒ−）電極４３を形成する。茨に、このダ
ート電極４Ｊ上のレジスト膜４１ｔ−マスクとじてＮ形
不純物を浅く高濃度にイオン注入することにより、Ｐチ
ャンネルのソース・ドレイン領域を形成する。このよう
に形成し４ＮチヤンネルおよびＰチャンネルのＭ０８ト
ランジスタを相補的に配線してＣ−ＭＯ８半導体装置管
−成する。
ート電極４Ｊ上のレジスト膜４１ｔ−マスクとじてＮ形
不純物を浅く高濃度にイオン注入することにより、Ｐチ
ャンネルのソース・ドレイン領域を形成する。このよう
に形成し４ＮチヤンネルおよびＰチャンネルのＭ０８ト
ランジスタを相補的に配線してＣ−ＭＯ８半導体装置管
−成する。
また、前記実施例では、不純物の導入管イオン注入によ
って行う場合について説明したが、不純物の導入は何れ
でもよく、たとえ、ば第４図 。
って行う場合について説明したが、不純物の導入は何れ
でもよく、たとえ、ば第４図 。
に示すように熱拡散で行うようにしてもよニ“なお、Ｉ
ＩＩＬ４図は第２図と同−工＠を経て形成するが、纂２
図におけるイオン注入工１！を熱拡散工程に置換したの
みであるから、図面の説明は第２図と同一符号を付して
説明し、詳細な説明は省略する。ここに、熱拡散はＰ影
領域ＸＺＯＦ’３ ＩＩ！ ｍｌ Ｋ ’Ｆ ＩＮ：’
ＩＩ ： ； ”’Ｃ７ａ ＰｏＣ１ｓ ｅ Ｐ２Ｏす
どをさらに、前記実施例では、ダート電極上にレージス
ト膜を設けた状態で不純物の導入工程を行ったが、？−
）電極上にはレジスト膜を設けず、ｒ−）電極ｆｑスク
′として不純物の導入を行っても、フォトエツチング工
程を減少できる効果は得られる。
ＩＩＬ４図は第２図と同−工＠を経て形成するが、纂２
図におけるイオン注入工１！を熱拡散工程に置換したの
みであるから、図面の説明は第２図と同一符号を付して
説明し、詳細な説明は省略する。ここに、熱拡散はＰ影
領域ＸＺＯＦ’３ ＩＩ！ ｍｌ Ｋ ’Ｆ ＩＮ：’
ＩＩ ： ； ”’Ｃ７ａ ＰｏＣ１ｓ ｅ Ｐ２Ｏす
どをさらに、前記実施例では、ダート電極上にレージス
ト膜を設けた状態で不純物の導入工程を行ったが、？−
）電極上にはレジスト膜を設けず、ｒ−）電極ｆｑスク
′として不純物の導入を行っても、フォトエツチング工
程を減少できる効果は得られる。
以上説明したように本発明によれば、Ｎチャンネルおよ
びＰチャンネルの何れかβ１チヤンネルのｒ−）電極を
形成し、このｆ−）電極部をマスクとして不純物の導入
を行った後、他方チャンネルのｆｆ−）電極を形成し、
このダート電極部をマスクとして不純物の導入を行うこ
とによって、互いに相補的なダート電極１別々に作るこ
とにより、フォトレゾストの形成およびフオトエ、チン
グＯ工１ｉｔ−減らすことができる。
びＰチャンネルの何れかβ１チヤンネルのｒ−）電極を
形成し、このｆ−）電極部をマスクとして不純物の導入
を行った後、他方チャンネルのｆｆ−）電極を形成し、
このダート電極部をマスクとして不純物の導入を行うこ
とによって、互いに相補的なダート電極１別々に作るこ
とにより、フォトレゾストの形成およびフオトエ、チン
グＯ工１ｉｔ−減らすことができる。
また、不純物の半導体内への導入に際し、ゲート電ａｔ
形成した時のｉスフ管用いることによｆｉ、ｒ−）電極
へ不純物の高濃度な混みおよびｒ−）電極下の絶縁膜へ
の不純物の混入を防止できる。
形成した時のｉスフ管用いることによｆｉ、ｒ−）電極
へ不純物の高濃度な混みおよびｒ−）電極下の絶縁膜へ
の不純物の混入を防止できる。
第１図（４）〜（Ｃ）は従来の製造方法を説明するため
の断面図、第２図（Ａ）（Ｂ）は本発明の一実施例ｔ説
明するための断面図、第３図（Ａ）（Ｂ）は本発明の他
の実施側管説明するための断面図、第４図は本発明の更
に他の実施例を説明するための断面図である。 ２１．３１・・・Ｎ形シリコン基板、２２．１１２・・
・Ｐ影領域、２３．２４，３３．３４−・・酸化膜、２
５・・・ポリシリコン層、３９・・・アルミニウム、２
６．３０，４０．４２・・・レジスト族、２７゜３１．
４１．４３・・・ｆ−）電極、２８ 、２９ 。 ８２．３３．３５＊３６．３ｒ、３８・・・ソース・ド
レイン領域。 １訃 出願人傾人 、Ｐｍ＋ 鈴１１１１左 、。 第１図
の断面図、第２図（Ａ）（Ｂ）は本発明の一実施例ｔ説
明するための断面図、第３図（Ａ）（Ｂ）は本発明の他
の実施側管説明するための断面図、第４図は本発明の更
に他の実施例を説明するための断面図である。 ２１．３１・・・Ｎ形シリコン基板、２２．１１２・・
・Ｐ影領域、２３．２４，３３．３４−・・酸化膜、２
５・・・ポリシリコン層、３９・・・アルミニウム、２
６．３０，４０．４２・・・レジスト族、２７゜３１．
４１．４３・・・ｆ−）電極、２８ 、２９ 。 ８２．３３．３５＊３６．３ｒ、３８・・・ソース・ド
レイン領域。 １訃 出願人傾人 、Ｐｍ＋ 鈴１１１１左 、。 第１図
Claims (1)
- 【特許請求の範囲】 ′□（１）半導体基□板のＮ形半導体領域およびＰ形半
導体領域に設けた半導体素子金相補的に形成するに際し
、Ｎ形半導体領域（Ｐ形半導体領域にｆ−）電極を形成
し、このｒ−）電極部をマスクとしてＮ形半導体領域（
Ｐ形半導体−城）内表面に不純−を導入し、しかる−の
ちＰ形半導体領域（Ｎ形半導体領域つにダート電極管形
成し、このｆｆ−）電極部を４スクとし七し形半導体領
域（Ｎ形半導体領域）内表面に不純物を導入すること管
特徴とする相補型半導体装置の裏層方法。 − （２） 前記ｆ−）電極部はダート電極を形成したマ
スク−をダート電極上に設けたものである特許請求の範
囲第１項記載の相補型半導体装置の製造方法。
゛ （３） 相補型半導体装置はＣＭＱＳ ）ランーレス
タである特許請求の範囲ｔａ１項記載の相補型半導体装
置の製造方法、 ・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141291A JPS5843556A (ja) | 1981-09-08 | 1981-09-08 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141291A JPS5843556A (ja) | 1981-09-08 | 1981-09-08 | 相補型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5843556A true JPS5843556A (ja) | 1983-03-14 |
Family
ID=15288464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56141291A Pending JPS5843556A (ja) | 1981-09-08 | 1981-09-08 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843556A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218161A (ja) * | 1982-06-14 | 1983-12-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS60254766A (ja) * | 1984-05-22 | 1985-12-16 | シーメンス、アクチエンゲゼルシヤフト | ゲート電極およびｃｍｏｓ集積回路の製造方法 |
| JPS61287161A (ja) * | 1985-06-14 | 1986-12-17 | Matsushita Electronics Corp | 相補型ｍｏｓ半導体装置の製造方法 |
| JPS62134974A (ja) * | 1985-12-04 | 1987-06-18 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 電界効果素子 |
| JPS62165355A (ja) * | 1986-01-17 | 1987-07-21 | Nec Corp | Ｃｍｏｓ型半導体装置の製造方法 |
| JPS6342161A (ja) * | 1986-08-07 | 1988-02-23 | Toshiba Corp | Ｃｍｏｓ型半導体装置の製造方法 |
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