JPS5843576A - 化合物半導体電界効果トランジスタ及びその製造方法 - Google Patents
化合物半導体電界効果トランジスタ及びその製造方法Info
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- JPS5843576A JPS5843576A JP56141653A JP14165381A JPS5843576A JP S5843576 A JPS5843576 A JP S5843576A JP 56141653 A JP56141653 A JP 56141653A JP 14165381 A JP14165381 A JP 14165381A JP S5843576 A JPS5843576 A JP S5843576A
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- electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プレーナ形の高性能な化合物半導体電界効果
トランジスタ及びその製造方法に関する。
トランジスタ及びその製造方法に関する。
ＧａＡａあるいはＩｎＰ等の化合物半導体を基板とする
電界効果トランジスタは、いわゆるシリコン基板のもの
に比べ、超高周波・超高速の信号処理の領域で非常に良
好な性能を発揮す、ることは周知の通シでアシ、その高
性能化のための基本的事項として、ゲート長の短縮と、
ソース・ｆｆ−）間及びゲート・ドレイン間の直列抵抗
の低減とが重要となる。しかしながら、２れを実現する
ためには微細構造のゲート電極の製作、ダート電極域活
′性層厚さの精密な制御、ゲート電極とソース・ドレイ
ン電極の精密なマスク合せ等の製造上の困難な問題かあ
一シ１．素子の構造及びその製造方法に全く新規な発想
に基づく飛躍が必要である。
電界効果トランジスタは、いわゆるシリコン基板のもの
に比べ、超高周波・超高速の信号処理の領域で非常に良
好な性能を発揮す、ることは周知の通シでアシ、その高
性能化のための基本的事項として、ゲート長の短縮と、
ソース・ｆｆ−）間及びゲート・ドレイン間の直列抵抗
の低減とが重要となる。しかしながら、２れを実現する
ためには微細構造のゲート電極の製作、ダート電極域活
′性層厚さの精密な制御、ゲート電極とソース・ドレイ
ン電極の精密なマスク合せ等の製造上の困難な問題かあ
一シ１．素子の構造及びその製造方法に全く新規な発想
に基づく飛躍が必要である。
第１図は従来の代表的な化合物半導体電′界効果トラン
ジスタの構造図・を示すものであシ、第・１図（、）は
半絶縁性ＧａＡｓ基板１にエピタキシャル成長でｎ型Ｇ
ａＡｓ活性層２を形成し、その上にショットキ接合のゲ
ート電極３、オーム性接触のソース電極４及びドレイン
電極５を設けたものである。第２図（ｂ）はｎ型ＧａＡ
ｓ活性層２の一部に堀込み部６を設けその中にグニト電
極３を設けたものである計このような構造には次のよう
な重要な欠点がある。まず第１図（ａ） 、 （ｂ）と
もｒ二１！電極３の直下は均一厚さのｎ型ＧａＡｓ活性
層２になっており’ｓ ｎ型ＧａＡｓ活性層２の中の
電子流の制御に関与するゲート長はｒ−１・電極３の長
さそのものであシ、ゲート長の短縮のためにはｒ−１・
電極３の長さ自体を短縮することが必要となシ、ゲート
電極形成の微細加工の制限に直面する。マヘ１：：１−
ソース・ｆ−１−間、ゲート・ドレイン間の各直列抵抗
に着目すると、第１図（、）の場合は、ゲート電極域活
性層（ゲート電極３直下のれ型ＧａＡｓ活性層２）と同
じ厚さのｎ型ＧａＡｓ活性層２にょシ直列抵抗が形成さ
れる゛ ため、ソース・ドレイン間距離の短縮とそれに
伴）う°ｒ−１・電極３に対する相対位置を確保するマ
ス゛チ合せ精度が限界を決定することになる。第・１図
（ｂ）の場合は、堀込部６をケ゛−１・電極長よシ少し
大きい程度にする必要があシ堀込部６に対するゲート電
極３の相対位置合せ精度が問題と゛なることに加え、ゲ
ート電極域活性層の厚さの制御にはｎ型ＧａＡｓ活性層
２の厚さと堀込み蔀６の深さ゛の双方の精密な制御が要
求され、さらに堀込み部６の存在はゾレーナ化・ＩＣ化
において大きな障害になる。
ジスタの構造図・を示すものであシ、第・１図（、）は
半絶縁性ＧａＡｓ基板１にエピタキシャル成長でｎ型Ｇ
ａＡｓ活性層２を形成し、その上にショットキ接合のゲ
ート電極３、オーム性接触のソース電極４及びドレイン
電極５を設けたものである。第２図（ｂ）はｎ型ＧａＡ
ｓ活性層２の一部に堀込み部６を設けその中にグニト電
極３を設けたものである計このような構造には次のよう
な重要な欠点がある。まず第１図（ａ） 、 （ｂ）と
もｒ二１！電極３の直下は均一厚さのｎ型ＧａＡｓ活性
層２になっており’ｓ ｎ型ＧａＡｓ活性層２の中の
電子流の制御に関与するゲート長はｒ−１・電極３の長
さそのものであシ、ゲート長の短縮のためにはｒ−１・
電極３の長さ自体を短縮することが必要となシ、ゲート
電極形成の微細加工の制限に直面する。マヘ１：：１−
ソース・ｆ−１−間、ゲート・ドレイン間の各直列抵抗
に着目すると、第１図（、）の場合は、ゲート電極域活
性層（ゲート電極３直下のれ型ＧａＡｓ活性層２）と同
じ厚さのｎ型ＧａＡｓ活性層２にょシ直列抵抗が形成さ
れる゛ ため、ソース・ドレイン間距離の短縮とそれに
伴）う°ｒ−１・電極３に対する相対位置を確保するマ
ス゛チ合せ精度が限界を決定することになる。第・１図
（ｂ）の場合は、堀込部６をケ゛−１・電極長よシ少し
大きい程度にする必要があシ堀込部６に対するゲート電
極３の相対位置合せ精度が問題と゛なることに加え、ゲ
ート電極域活性層の厚さの制御にはｎ型ＧａＡｓ活性層
２の厚さと堀込み蔀６の深さ゛の双方の精密な制御が要
求され、さらに堀込み部６の存在はゾレーナ化・ＩＣ化
において大きな障害になる。
第２図は本発明の化合物±導体電界効果、トランジスタ
の製造工程の一例を示す図であシ、第２図（、）の工程
では半絶縁性″ＧａＡａ基板ノーの表面に５ｉ０２゜Ａ
ｚ２ｏ’３１ Ｓ’３Ｎ４等の絶縁膜を設け、レジスト
材を塗布し露光描画シ叫しジス１四２°をマスクとして
、・’、’、１１．。
の製造工程の一例を示す図であシ、第２図（、）の工程
では半絶縁性″ＧａＡａ基板ノーの表面に５ｉ０２゜Ａ
ｚ２ｏ’３１ Ｓ’３Ｎ４等の絶縁膜を設け、レジスト
材を塗布し露光描画シ叫しジス１四２°をマスクとして
、・’、’、１１．。
絶縁膜１３を残し１．・・、１．、第２図（ｂ）の工程
では絶縁膜１３をマスクとして硫酸系あるいは燐酸系等
のエツチング液によシ半絶縁性ＧａＡａ基板１１を選択
エツチングして台形部１４を形成する。台形部１４は、
例えば絶縁膜１３の長さを１μｍ、半絶縁性ＧａＡｓ基
板１１のエツチング量を０．２５μｍとすると、横方向
の工↓チング作用のためその上辺の長さは０．５μｍに
なる。な誉しジス１；１２は、半絶縁性ＧａＡｓ基板１
１のエツチング前に除去してもよいがエツチング後まで
残しておけば、レレスト１２の除ｉに先立ち短−間絶縁
虐１３のエツチングを行い、半絶縁性ＧａＡｓ基板１１
あエツチングによシ生ずる一縁膜１３の周辺部の庇状突
起を除去することができる。次に第２図（Ｃ）の工程で
絶縁膜１３をマスクとしてｎ型ＧａＡｓのソース域導電
層１５及″びドレイン域導電層゛１６を選択エピタキシ
ャル成長させる。この場合台形部１４の上面と選択エピ
タキシャル成長表面とがほぼ同一平面になるように成長
厚さを設定する。化合物半導体のエピタキシャル成長法
としては、通常のハロゲン法による気相成長法、有機金
属熱分解ＣＶＤ法９分子線エピタキシャル法等の公知の
技術を用いればよい。絶縁膜１３をマスクとする選択エ
ピタキシャル成金の場合、これらのエピタキシャル成長
法の種類。
では絶縁膜１３をマスクとして硫酸系あるいは燐酸系等
のエツチング液によシ半絶縁性ＧａＡａ基板１１を選択
エツチングして台形部１４を形成する。台形部１４は、
例えば絶縁膜１３の長さを１μｍ、半絶縁性ＧａＡｓ基
板１１のエツチング量を０．２５μｍとすると、横方向
の工↓チング作用のためその上辺の長さは０．５μｍに
なる。な誉しジス１；１２は、半絶縁性ＧａＡｓ基板１
１のエツチング前に除去してもよいがエツチング後まで
残しておけば、レレスト１２の除ｉに先立ち短−間絶縁
虐１３のエツチングを行い、半絶縁性ＧａＡｓ基板１１
あエツチングによシ生ずる一縁膜１３の周辺部の庇状突
起を除去することができる。次に第２図（Ｃ）の工程で
絶縁膜１３をマスクとしてｎ型ＧａＡｓのソース域導電
層１５及″びドレイン域導電層゛１６を選択エピタキシ
ャル成長させる。この場合台形部１４の上面と選択エピ
タキシャル成長表面とがほぼ同一平面になるように成長
厚さを設定する。化合物半導体のエピタキシャル成長法
としては、通常のハロゲン法による気相成長法、有機金
属熱分解ＣＶＤ法９分子線エピタキシャル法等の公知の
技術を用いればよい。絶縁膜１３をマスクとする選択エ
ピタキシャル成金の場合、これらのエピタキシャル成長
法の種類。
温度等の成長条件によっては選択エピタキシャル成長層
の平坦化に絶縁膜１３の周辺部の庇状突起の存在が一部
し前述の庇状突起の除去が効果的である場合がある。第
２図（ｄ）の工程で、まず絶縁膜１３を除去する。この
場合前工程の選択エピタキシャル成長の種類、成長条件
によっては絶縁膜１−３上にアモルファス状の化合物半
導体層が生成することもある力″（、かかる層も同時に
除去する。
の平坦化に絶縁膜１３の周辺部の庇状突起の存在が一部
し前述の庇状突起の除去が効果的である場合がある。第
２図（ｄ）の工程で、まず絶縁膜１３を除去する。この
場合前工程の選択エピタキシャル成長の種類、成長条件
によっては絶縁膜１−３上にアモルファス状の化合物半
導体層が生成することもある力″（、かかる層も同時に
除去する。
次に台形部１４上船ソース域導電層１５表面及びドレイ
シ域導電層１６表面にまたがってｎ型ＧａＡｓ活性層１
７をエピタキシャル成長させる。ｎ型ＧａＡｓ活性層１
２とソース域導電層１５及びドレイン域導電膚１６とは
同一導電型でほぼ近似した不純物濃度を有するように構
成する。そして第２図（、）の工程で、ｎ型ＧａＡｓ活
性層１７の表面に台形部１４め上辺よりも長い電極長を
有するショットキ接合のケ゛−１・電極１８を設け、オ
ーム性接触のソース電極１９及び′ドレイン電極２ｏを
設けるこ□とによ）本廃嫡の化合物半導体電界効果ｌ・
ランジスタが得られ□る二 ′ 本発明の化合物半導体電界効果トランジスタの構造上の
特徴は、半絶縁性ＧａＡａ基板１１に台形部１４が形成
され、台形部１４の両側にはそれぞれソース域導電層１
５とドレイン域導電層１６が設けられ、台形部１４の上
面、ソース域導電層１５の表面及びドレイン域導電層１
６の表面にまたがってｎ型ＧａＡｓ活性層１７が設けら
れ、台型部１４の上辺より長い電極長を有するダート電
極１８がこのｎ型ＧａＡｓ活性層１７の表面に設けられ
て−いる所にある。
シ域導電層１６表面にまたがってｎ型ＧａＡｓ活性層１
７をエピタキシャル成長させる。ｎ型ＧａＡｓ活性層１
２とソース域導電層１５及びドレイン域導電膚１６とは
同一導電型でほぼ近似した不純物濃度を有するように構
成する。そして第２図（、）の工程で、ｎ型ＧａＡｓ活
性層１７の表面に台形部１４め上辺よりも長い電極長を
有するショットキ接合のケ゛−１・電極１８を設け、オ
ーム性接触のソース電極１９及び′ドレイン電極２ｏを
設けるこ□とによ）本廃嫡の化合物半導体電界効果ｌ・
ランジスタが得られ□る二 ′ 本発明の化合物半導体電界効果トランジスタの構造上の
特徴は、半絶縁性ＧａＡａ基板１１に台形部１４が形成
され、台形部１４の両側にはそれぞれソース域導電層１
５とドレイン域導電層１６が設けられ、台形部１４の上
面、ソース域導電層１５の表面及びドレイン域導電層１
６の表面にまたがってｎ型ＧａＡｓ活性層１７が設けら
れ、台型部１４の上辺より長い電極長を有するダート電
極１８がこのｎ型ＧａＡｓ活性層１７の表面に設けられ
て−いる所にある。
従って、ゲート電極１８の制御作用に関与する □ｆ−
１−電極域活性層は、台形部１４の上面部分のｎ型Ｇａ
Ａｓ活性層１７のみであり、ゲート電極長は実効的に台
形部１４の上辺長に相当する。前述のように１μｍのマ
スクで０．５μｍの台形部上辺が、声。
１−電極域活性層は、台形部１４の上面部分のｎ型Ｇａ
Ａｓ活性層１７のみであり、ゲート電極長は実効的に台
形部１４の上辺長に相当する。前述のように１μｍのマ
スクで０．５μｍの台形部上辺が、声。
易に形成され、１μｍ長のゲート電極を設けても実、
１ 効ゲート電極長として０．５μｍ１り実現されるので、
短ゲート長化による高性能素子が容易に達成される。
・・＝２ 、
・また薄いダート電極域活性層から直接的に厚いソース
域導°電１層１５及びドレイン域導電層１６に接続され
るので付加的な直列抵抗を微少にすることができ高性能
化に大きく貢献する。
１ 効ゲート電極長として０．５μｍ１り実現されるので、
短ゲート長化による高性能素子が容易に達成される。
・・＝２ 、
・また薄いダート電極域活性層から直接的に厚いソース
域導°電１層１５及びドレイン域導電層１６に接続され
るので付加的な直列抵抗を微少にすることができ高性能
化に大きく貢献する。
−力木発明の製造方法によれば、台形部１４を形成する
だめの選択エツチングと、ソース域導電層１５及びドレ
イン域導電層１６を形成するための選択エピタキシャル
成長との工程で同じ絶縁膜１３をマスク°として使用で
きるので、工程の簡素化けも−とよシ該工程相互間のマ
スク合せも不要となる。ｒ−１・電極域活性層厚さは、
第１図（ｂ）に示す従来のものでは活性層成長厚さとエ
ツチング深さとの差によっていたのに対し、活性層成長
厚さのみで決定されるので制御性がよい。さらにゲート
電極１８は実効的なゲート電極長よシ長くできるので、
デート電極１８の長さの制御及び）ｌａ−１−電極１８
と合一部１４との相対位置合せのためのマスク合せ精度
系ともに緩和され、製造歩留シの１ｏ□、、％１゜ゎＩ
諌。′□６゜ １ 以上説明・したように、本発明の化合物半導体電界
効果トランジスタ及びその製造方法によれば、実効的に
ゲート電極長の短縮化やソース・ゲート間及びゲート・
ドレイン間の直夕１ｊ抵抗を低減することができるので
素子の高性能化力；は力１れ、製造工程の簡素化、製造
歩留シの向上、特性の均一イヒも達成できプレーナＩＣ
化も容易にできる等のすぐれた効果が得られる。
だめの選択エツチングと、ソース域導電層１５及びドレ
イン域導電層１６を形成するための選択エピタキシャル
成長との工程で同じ絶縁膜１３をマスク°として使用で
きるので、工程の簡素化けも−とよシ該工程相互間のマ
スク合せも不要となる。ｒ−１・電極域活性層厚さは、
第１図（ｂ）に示す従来のものでは活性層成長厚さとエ
ツチング深さとの差によっていたのに対し、活性層成長
厚さのみで決定されるので制御性がよい。さらにゲート
電極１８は実効的なゲート電極長よシ長くできるので、
デート電極１８の長さの制御及び）ｌａ−１−電極１８
と合一部１４との相対位置合せのためのマスク合せ精度
系ともに緩和され、製造歩留シの１ｏ□、、％１゜ゎＩ
諌。′□６゜ １ 以上説明・したように、本発明の化合物半導体電界
効果トランジスタ及びその製造方法によれば、実効的に
ゲート電極長の短縮化やソース・ゲート間及びゲート・
ドレイン間の直夕１ｊ抵抗を低減することができるので
素子の高性能化力；は力１れ、製造工程の簡素化、製造
歩留シの向上、特性の均一イヒも達成できプレーナＩＣ
化も容易にできる等のすぐれた効果が得られる。
第１図は従来の化合物半導体電界効果トランジスタの構
造図、第２図は本発明の化合物半導体電界効果ｌ・ラン
ジスタの製造工程の−ｆｌｊを示す図である。 １１・・・半絶縁性化合物半導体基板、１２・・・絶縁
膜、′１４・・・台形部、１５・・・ｎ型ＧａＡｓのソ
ース域導電層、１６・・・ｎ型ＧａＡｓのドレイン域導
電）’ｊｉ、”・・・ｎ型ＧａＡｓ活性層、１８・・・
ゲート電極。 （ｂ）
造図、第２図は本発明の化合物半導体電界効果ｌ・ラン
ジスタの製造工程の−ｆｌｊを示す図である。 １１・・・半絶縁性化合物半導体基板、１２・・・絶縁
膜、′１４・・・台形部、１５・・・ｎ型ＧａＡｓのソ
ース域導電層、１６・・・ｎ型ＧａＡｓのドレイン域導
電）’ｊｉ、”・・・ｎ型ＧａＡｓ活性層、１８・・・
ゲート電極。 （ｂ）
Claims (2)
- （１） 上面に台形部を有する半絶縁性化合物半導体
基板と、前記台形部の両側に表面が前記台形部上面とほ
ぼ同二千面になるように設けられた一導電型の導電層と
、前記台形部上面及び前記−導電型の導電層の表面に設
けられた前記下溝電型の導電層と同一導電型の活性層と
、この活性層の表面に設けられた前−配合形部上辺よシ
′長いダート電極長を有するダート電極とを備えること
を特徴とする化合物半導体電界効果トランジスタ。 - （２）半絶縁性化合物半導体基板に絶縁膜をマスクとし
て選択エツチングを行ない台形部を形成する工程と、前
記選択エツチング部分が一導電型の導電層で埋ま′るよ
うに前記絶縁膜をマスクとして選択エピタキシャル成長
を行なう工程と、前記台形部上面及び前記−導電型の導
電層の表面に前記−導電型の導電層と同一導電型の活性
層をエピタキシャル成長させる工程と、前記台形部上辺
より長“ダート電極長を有するｒ−１゛電讐を設ける工
程とを含むことを特徴とする化合物半導体電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141653A JPS5843576A (ja) | 1981-09-10 | 1981-09-10 | 化合物半導体電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141653A JPS5843576A (ja) | 1981-09-10 | 1981-09-10 | 化合物半導体電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5843576A true JPS5843576A (ja) | 1983-03-14 |
Family
ID=15297044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56141653A Pending JPS5843576A (ja) | 1981-09-10 | 1981-09-10 | 化合物半導体電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843576A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4953780A (ja) * | 1972-09-28 | 1974-05-24 | ||
| JPS50109683A (ja) * | 1974-02-04 | 1975-08-28 | ||
| JPS5322378A (en) * | 1976-08-13 | 1978-03-01 | Fujitsu Ltd | Production of field effect transistor s |
| JPS5426668A (en) * | 1977-07-29 | 1979-02-28 | Nec Corp | Field effect transistor of junction gate type |
-
1981
- 1981-09-10 JP JP56141653A patent/JPS5843576A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5426668A (en) * | 1977-07-29 | 1979-02-28 | Nec Corp | Field effect transistor of junction gate type |
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