JPS59172776A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59172776A JPS59172776A JP58047022A JP4702283A JPS59172776A JP S59172776 A JPS59172776 A JP S59172776A JP 58047022 A JP58047022 A JP 58047022A JP 4702283 A JP4702283 A JP 4702283A JP S59172776 A JPS59172776 A JP S59172776A
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- JP
- Japan
- Prior art keywords
- layer
- resist
- active layer
- manufacturing
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は半導体装置の製造方法に関し、詳しくは化合
物半纏体を用いた電界効釆トランジスタの製造方法に関
するものである。
物半纏体を用いた電界効釆トランジスタの製造方法に関
するものである。
（従来技術）
化合物半導体を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）は移動度が大きいこと、半絶縁性結晶基板を
用いることができるので浮遊容量が小さくなるなどの優
れた長所があり、脚光をあびている。
Ｔという）は移動度が大きいこと、半絶縁性結晶基板を
用いることができるので浮遊容量が小さくなるなどの優
れた長所があり、脚光をあびている。
第１図は化合物半導体としてＧａＡｓを用いたＦＥＴの
従来島製造工程を示す図である。まず第１図（ａ）では
、半絶縁性ＧａＡｓ基板１内に、−（ターニンク゛した
ＳｉＯ□膜２およびレジスト膜３をマスクとしてＳｌを
イオン注入することにより、ｎのソース領域４および計
のドレイン領域５を形成する。第１図（ｂ）では、５ｉ
０２１俣２およびレジスト膜３’ｆｆｉいったん除去し
た後、朽び５ｉＱ２膜６およびレジスト膜７を全面に形
成して図のようにパターニングし、これをマスクとして
Ｓｔをイオン注入することにより能動層８を形成する。
従来島製造工程を示す図である。まず第１図（ａ）では
、半絶縁性ＧａＡｓ基板１内に、−（ターニンク゛した
ＳｉＯ□膜２およびレジスト膜３をマスクとしてＳｌを
イオン注入することにより、ｎのソース領域４および計
のドレイン領域５を形成する。第１図（ｂ）では、５ｉ
０２１俣２およびレジスト膜３’ｆｆｉいったん除去し
た後、朽び５ｉＱ２膜６およびレジスト膜７を全面に形
成して図のようにパターニングし、これをマスクとして
Ｓｔをイオン注入することにより能動層８を形成する。
さらに、８００℃程度の温腋でアニールすることにより
、注入されたＳｉを活性化させる。最後に第１図（ｃ）
で、Ｓ ｉ ０２ 膜６およびレミノスト膜７を除去し
た後、全面にパッシベーション膜９を被着し、その一部
を除去してその部分にショットキゲート電極１０、ソー
ス電極１１、ドレイン電極１２を形成する。
、注入されたＳｉを活性化させる。最後に第１図（ｃ）
で、Ｓ ｉ ０２ 膜６およびレミノスト膜７を除去し
た後、全面にパッシベーション膜９を被着し、その一部
を除去してその部分にショットキゲート電極１０、ソー
ス電極１１、ドレイン電極１２を形成する。
このような製造方法において、能動層の長さＬａは、マ
スク合わせの誤差を考慮するならば、ショットキケ゛−
ト長Ｌｇに対して左右１μｍ程度の余裕が必要°である
。しかしながら、化合物半導体の場合、この余裕部分に
表面準位による空乏層１３の広がりが生じ、チャンネル
抵抗が増大して高速性を妨げるという欠点があった。
スク合わせの誤差を考慮するならば、ショットキケ゛−
ト長Ｌｇに対して左右１μｍ程度の余裕が必要°である
。しかしながら、化合物半導体の場合、この余裕部分に
表面準位による空乏層１３の広がりが生じ、チャンネル
抵抗が増大して高速性を妨げるという欠点があった。
（発明の目的〕
この発明は上記の点に鑑みなされたもので、表面準位の
影響の少ない高速の化合物半導体Ｆ Ｅ Ｔを実現でき
る半導体装置の製造方法を提供することを目的とする。
影響の少ない高速の化合物半導体Ｆ Ｅ Ｔを実現でき
る半導体装置の製造方法を提供することを目的とする。
（実施例）
以下この発明の半導体装置の製造方法の一実施例全第２
図を蚕照して説明する。。
図を蚕照して説明する。。
第２図（ａ）において、２１は半絶縁性ＧａＡｓ基叔で
あシ、まずこの基板２１の選択された表面部内に、バタ
ーニングした５ｉｎ２膜２２およびレジスト族２３をマ
スクとしてＳｔをイオン注入することによシｎ型のＧａ
Ａｓ能動層２４を形成する。この能動層２４のキャリア
濃度は１〜２ Ｘ Ｉ ９１７ｍ−”程度が望ましい。
あシ、まずこの基板２１の選択された表面部内に、バタ
ーニングした５ｉｎ２膜２２およびレジスト族２３をマ
スクとしてＳｔをイオン注入することによシｎ型のＧａ
Ａｓ能動層２４を形成する。この能動層２４のキャリア
濃度は１〜２ Ｘ Ｉ ９１７ｍ−”程度が望ましい。
次に、その能動層２４の上に第２図（ｂ）に示すように
ｎ Ｇｅ層２５を形成する。この時、ｎＧｅ層２５と能
動層２４はオーミック接続となる。なお、ｎ Ｇｅ層２
５は多結晶であってもよいが、エピタキシャル層を用い
た方が小さなオーミック抵抗が得られ望ましい。
ｎ Ｇｅ層２５を形成する。この時、ｎＧｅ層２５と能
動層２４はオーミック接続となる。なお、ｎ Ｇｅ層２
５は多結晶であってもよいが、エピタキシャル層を用い
た方が小さなオーミック抵抗が得られ望ましい。
次に、ｎＧｅＧｅ層上５上む全面に第２図（Ｃ）に示す
ようにレジスト２６を被着する。そして、そのレジスト
２Ｇにはｒ−）電極領域において開口部２７を形成する
。しかる後、ＣＦ４＋０２を用いたプラズマエツチング
によシ、開口部２７のｎＧｅ層２５を選択エツチングす
る。この時、第２図（ｅ）に示すように、０．１〜０．
２μｍ程度サイドエッチされるような条件でエツチング
を行う。このエツチングを行うとｎＧｅ層２５は左右に
分離され、ソース電極２５、およびドレイン電極２５．
となる。
ようにレジスト２６を被着する。そして、そのレジスト
２Ｇにはｒ−）電極領域において開口部２７を形成する
。しかる後、ＣＦ４＋０２を用いたプラズマエツチング
によシ、開口部２７のｎＧｅ層２５を選択エツチングす
る。この時、第２図（ｅ）に示すように、０．１〜０．
２μｍ程度サイドエッチされるような条件でエツチング
を行う。このエツチングを行うとｎＧｅ層２５は左右に
分離され、ソース電極２５、およびドレイン電極２５．
となる。
しかる後、レジスト２６を残した状態でＴｉ／Ｐｔ／Ａ
ｕ（ショットキダ−ト電極金属）の全面蒸着を行う。こ
の蒸着を行うと、レジスト２６の開口部２７においては
、その開口部２７に対応して能動層２４上にショットキ
ダート電極２８が形成される。
ｕ（ショットキダ−ト電極金属）の全面蒸着を行う。こ
の蒸着を行うと、レジスト２６の開口部２７においては
、その開口部２７に対応して能動層２４上にショットキ
ダート電極２８が形成される。
その後、レジスト２６を溶剤などによシ除去する。これ
により、ＦＥＴが第２図（由に示すように完成する。
により、ＦＥＴが第２図（由に示すように完成する。
以上のような一実施例によれば、ｎＧｅ層２５のサイド
エッチを利用してソース・ドレイン電極２５□２５２と
の距離金０．１〜０．２μｍにして、セルファラインＶ
ＣよりショットキＰ−）電極２８を製造できる。そして
、ショットキＰ−）１１’２極２８とソース・ドレイン
電極２５．．２５２が０．２μｍ以下と近接しているた
め表面準位による空乏層の影響を軽減でき、ゆえにチャ
ンネル抵抗を小さくして高速のＦＥＴを実現できる。
エッチを利用してソース・ドレイン電極２５□２５２と
の距離金０．１〜０．２μｍにして、セルファラインＶ
ＣよりショットキＰ−）電極２８を製造できる。そして
、ショットキＰ−）１１’２極２８とソース・ドレイン
電極２５．．２５２が０．２μｍ以下と近接しているた
め表面準位による空乏層の影響を軽減でき、ゆえにチャ
ンネル抵抗を小さくして高速のＦＥＴを実現できる。
また、ｎ＋００層２５とｎ −ＧａＡｓ層（能動層２４
）の界面には合金層が形成されていない。したがって、
ｎ＋００層２５を除去した能動層２４の”表面に一ショ
ットキｆ−）電極２８を形成することによシ容易にショ
ットキ特性が得られる。
）の界面には合金層が形成されていない。したがって、
ｎ＋００層２５を除去した能動層２４の”表面に一ショ
ットキｆ−）電極２８を形成することによシ容易にショ
ットキ特性が得られる。
なお、上記一実施例では、第２図（ｂ）の工程で能動層
２４上に形成されて最終的にソース・ドレイン電極２５
１，２５２（オーミック電極）となる半導体層として、
高濃度のｎ型のｒルマニウムを用いたが、他に高濃度に
ｎ型にドープされたシリコンあるいはＩ ｎＧａＡｓな
どを用いることができる。すなわち、前記半導体層は、
ＧａＡｓより ／６ンド幅の小さい半導体材料で、高濃
度にｎ型にドープされたものであればよい。
２４上に形成されて最終的にソース・ドレイン電極２５
１，２５２（オーミック電極）となる半導体層として、
高濃度のｎ型のｒルマニウムを用いたが、他に高濃度に
ｎ型にドープされたシリコンあるいはＩ ｎＧａＡｓな
どを用いることができる。すなわち、前記半導体層は、
ＧａＡｓより ／６ンド幅の小さい半導体材料で、高濃
度にｎ型にドープされたものであればよい。
（発明の効果）
以上詳述したようにこの発明の半導体装置の製造方法は
、ケ゛−ト電極とソース・ドレイ／電極とを近接して形
成できるため表面準位の影響の少ない高速のＦＥＴを実
現でき、しかもり゛−ト電極のショットキ特性を容易に
得ることができる。
、ケ゛−ト電極とソース・ドレイ／電極とを近接して形
成できるため表面準位の影響の少ない高速のＦＥＴを実
現でき、しかもり゛−ト電極のショットキ特性を容易に
得ることができる。
第１図は化合物半導体としてＧａＡｓを用いたＦＥＴの
従来の製造工程を示す断面図、第２旨はこの発明の半導
体装置の製造方法の一実施例を示す断面図である。 ２１・・・半絶縁性ＧａＡｓ基板、２４・・・ｎ型のＧ
ａＡｓ能動層、２５−ｎＧｅ層、２５． 、２５．・・
・ソース・ドレイン電極、２６・・・レソスト、２７・
・・開口部、２８・・・ショットキゲート電極。 特許出願人 沖電気工業株式会社 第１図
従来の製造工程を示す断面図、第２旨はこの発明の半導
体装置の製造方法の一実施例を示す断面図である。 ２１・・・半絶縁性ＧａＡｓ基板、２４・・・ｎ型のＧ
ａＡｓ能動層、２５−ｎＧｅ層、２５． 、２５．・・
・ソース・ドレイン電極、２６・・・レソスト、２７・
・・開口部、２８・・・ショットキゲート電極。 特許出願人 沖電気工業株式会社 第１図
Claims (1)
- 半絶縁性ＧａＡｓ基板の選択された表面部にｎ型ＱａＡ
ｓ能動層を形成する工程と、高濃度にｎ型にドープされ
た上記ＧａＡｓよりバンド幅の小さい半導体層を前記能
動層上に被着形成する工程と、その半導体層・上を含む
全面にレジストを塗布し、そのレジストにダート電極領
域において開口部を形成する工程と、その開口部を利用
りて、開口部の前記半畳体層をサイドエッチを加えてエ
ツチング除去する工程と、しかる後電極金属を蒸着し、
前記開口部の前記能動層上にケ゛−ト電極を形成する工
程と、その後前記レジストを除去する工程とを具備して
なる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047022A JPS59172776A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047022A JPS59172776A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172776A true JPS59172776A (ja) | 1984-09-29 |
| JPH028454B2 JPH028454B2 (ja) | 1990-02-23 |
Family
ID=12763552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58047022A Granted JPS59172776A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172776A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457680A (en) * | 1987-03-18 | 1989-03-03 | Fujitsu Ltd | Compound semiconductor integrated circuit device |
| EP2498295A1 (en) * | 2011-03-09 | 2012-09-12 | Soitec | Method for forming a Ge on III/V-On-Insulator structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106082A (en) * | 1980-12-23 | 1982-07-01 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of schottky junction type electric field effect transistor |
-
1983
- 1983-03-23 JP JP58047022A patent/JPS59172776A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106082A (en) * | 1980-12-23 | 1982-07-01 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of schottky junction type electric field effect transistor |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457680A (en) * | 1987-03-18 | 1989-03-03 | Fujitsu Ltd | Compound semiconductor integrated circuit device |
| EP2498295A1 (en) * | 2011-03-09 | 2012-09-12 | Soitec | Method for forming a Ge on III/V-On-Insulator structure |
| FR2972567A1 (fr) * | 2011-03-09 | 2012-09-14 | Soitec Silicon On Insulator | Méthode de formation d'une structure de ge sur iii/v sur isolant |
| US9018678B2 (en) | 2011-03-09 | 2015-04-28 | Soitec | Method for forming a Ge on III/V-on-insulator structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH028454B2 (ja) | 1990-02-23 |
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