JPS5844509A - 状態変化検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は微分回路を用いてデジタル入力の状態変化を検
出する状態変化検出装置に係わり、特に構成の簡略化と
信頼性の向上を図った状態変化装置に関する。

従来プロセス大田力（以下、ＰＩδと称する）装置にお
けるデジタル入力の状態変化を検出するのに、抵抗、コ
ンデンサから成る微分回路を使用している。

然し乍ら、かかる回路を使用し穴状態度化検出では、入
力点数の増加及び状態変化でも立上り／立下りの両方を
漕たすためには、入力点数の２倍の微分回路が必要とな
り、部品数が多くなって装置構成が複雑になるという問
題がある。

また、従来の微分回路はその性質上、同一プリント板上
に状態変化の立上り／立下り／無視を混在させることが
困難であるため、入力信号に合わせて立上り用、立下り
用、検出機能無し用を夫々各種製作しているのが現状で
あるＯ本発明は上記のような事情に鑑みて成されたもの
で、その目的はｐＩ５のデジタル入力における立上り入
力、立下り入力、立上り立下りの両入力およびその禁止
の状態変化検出を１点毎に任意に行なうことができる構
成が簡単で信頼性の高い状態変化検出装置を提供するこ
とにあるＯ 以下、本発明の一実施例について図面を参照して説明す
る０ 第１図は、本発明による状態変化検出の概要を示したも
のである。図において状態変化検出装置１は外部から与
えられるデジタル信号りに状態変化が生じると、それを
検出し入出力パス１介してＣＰＵ（中央処理装置）３に
割込要求ｗｔ発生するもので、その詳細な構成はっぎの
ようになっている。第２図は状態変化検出装置１の構成
例ｔブロック的に示したものである。

図において、水晶発振回路０８は外部のデジタル信号Ｔ
３會取込むために、周波数が例えば５　Ｍｎ２　の基本
クロック信号φ１．φ２を発生するものである０カウン
タＣＴＲは、基本クロック信号φ１￥ｔｌａ分周して外
部のデジタル信号Ｄｔシフトレジスタ８ＲＡＫ取込むた
めのロード信号ＬＯＤおよびデコーダＦＤＣ、ＮＤＣＯ
ための信号ＣＮＴ、７〜４１に発生するものである○Ｉ
ｙ’ｅ、、レフトレジスタ８ｔＬムは外部のデジタル信
号Ｄ’１０−ド信号ＬＯＤＫより取込み、基本クロック
信号−１で順次シフトし信号ＮＤＪとして出力すゐもの
である。そして、この次段のシフトレジスタ８ＲＢは、
前段のシフトレジスタ８ＲＡの出力ＮＤＪｔさらに基本
クロック信号−１で順次シフトし信号ＯＤＪとして出力
する。入力回路ＩＣは、外部からのデジタル信号Ｄ１〜
１６ｔ−内部回路用に変換する回路であるＯ一方デコー
ダＦＤＣ，ＮＤＣは、１点毎の状態変化ｔカウンタＣＴ
Ｒの出力ＣＮＴｌ〜４で夫々デコードするものである。

オフデテクト許可／禁止用スイッチＳＡ、オンデクト許
可／禁止用スイッチＳＢは、１点毎にオンデテクト、オ
フデテクト、オン／オフ両方デテクトおよびデテクト禁
止の設定を行なうものである。またセレクタＳＥＬは、
上記信号ＯＤ１．ＮＤＪｄ２および各デテクト許可／禁
止用スイッチＳＡ。

ＳＢからの信号ＦＤＴ　、ＮＤ’ｒｔ−人力し、入力の
何点目がどういう設定になっているかを示す信号ＩＥｆ
ｔ−出力するものである。デテクタ（エクスクルシブオ
ア）Ｘ５Ｒは、上記各シフトレジスタＳＲＡ、８ＲＢか
らの出力ＮＤＪ。

０ＤＪｔ−人力し、各出力が異なっているつまり状態変
化があるとその検出信号ＤＴ１ｆ出力するものである。

さらに、割込発生用ゲー）　ＡＴＮＧは論理アンド回路
であり、状態変化検出信号ＤＴＪおよびセレクタＳＥＬ
からの検出杆可信号５Ｅ１ｆ入力した時、割込信号ＤＴ
Ｊｔ−発生するものである０割込フリップフロップＡＴ
ＮＦは、割込（発生用ゲート）信号ＤＴ２に１リセツト
され、前記ＣＰＵＪが割込み要求ｗ’ｌ受付けるとリセ
ットされるものである。

次に、かかる装置の作用について述べる。まず、外部か
ら入力回路ＩＣにデジタル信号Ｄ１〜１６が入力さｎる
０この入力信号を、水晶発振回路Ｏ８でシフトレジスタ
ＳＲＡに６．４声１間隔で並列に１６点分同時にロード
ＬＯＤする。

ロード−された入力信号は、４００ｖｒ８　　のクロッ
ク信号−１によりシフトレジスタ８ＲＡで順次シフトさ
れ最下位ビットＯから信号ＮＩ）Ｊとして出力される。

この出力ＮＤＪは、次段のシフトレジスタ８ＲＢＫも最
下位ビット１５から入リ、４００ｍｇ　のクロック信号
φ１で順次シフトされ最下位ビット０から信号ＯＤ１と
して出力さｎる。この２つのシフトレジスタＳＲＡ。

ＳＲＢは１６ビツトで構成さｎており、第１ビツト目に
入力し良信号が出力ＮＤＩされるのは１６りａ”）り後
（４００！Ｉｓ　Ｘ　１６＝６．４７１８）である。そ
して、このシフトレジスタＳＲＡの出力ＭＤＩとシフト
レジスタＳＲＢの出力６Ｄ１と會デテクタＸ５Ｒで比較
し、この時に２つの出力ＮＤＪ、ＯＤＪが異なっていれ
ば（つまり入力に状態変化があったということ）検出信
号り丁１を出力する。この信号ＤＴＩの論理式はＤＴＪ
＝槍育・６Ｄ１＋ＮＤ１・δＤ１　で表わされる。以上
が状態変化検出の動作である。

次に、１点毎にオンデテクト、オフデテクト、オンオフ
両方デテクト、デテクト禁止の動作であるが、水晶発振
回路Ｏ８から出力される４　００　ｎ８　　のクロック
信号−１をカウンタＣＴＲで１６分周し、その出力ＣＮ
丁１〜４をオフデテクト用デコーダＦＤＣとオフデテク
ト用デコーダＮＤＣに与える。これＫより、デコーダＦ
ＤＣ、ＮＤＣではそれに対応したａカ全送出すゐ（０〜
１５）。またオフデテクト許可／禁止はスイッチ８Ａで
、オンデテクト許可／禁止はスイッチＳＲで行なう。（
これらの設定は、入力が１６点なので１６個用意されて
いる）そして、このデコーダＦＤＣ、ＮＤＣとスイッチ
で８ム、１３Ｂで１点毎の設定状態を出力（オフデテク
ト：ＦＤ丁、オフデテクトニＮＤＴ）Ｌエセレクタ８Ｅ
Ｌに与える。セレクタＳＥＬでは、前述した設定状ｍｔ
−セレクト信号にして１点毎の状態を決める。つまり、 となりセレクタＳＥＬの出力ＳＥＪと状態変化検出出力
ＤＴＩとのアンドで割込発生用ゲートＡＴＮＧにて割込
要因を作成する（ＤＴＪ）。・また、この割込要因で割
込フリツプフロツプＡＴＮＦにより割込を発生させ、Ｃ
ＰＵはこの割込要求Ｗで１６点の入力部の状態を絖込む
。

第３図は、入力の８点目をオフデテクト禁止、オンデテ
クト許可とした時のタイミングチャート図を示すもので
ある。図において、φノ。

−２は水晶発振回路Ｏ８からの出力であり、周期が約４
００　ｎ８　　で動作している。、ＣＮＴ７〜３はカウ
ンタＣＴＲの出力であり、１６分周さｎ次ものでデコー
ダＦＤＣ、ＮＤＣへの信号となっている０また、シフト
レジスタＳＲＡに入力のデータｆａ−ドする信号Ｌｃｉ
ｐは６４　ｊ８　おきに出力されている。

この状態で、入力の８魚目Ｄ１７１ｉ例にとって説明す
ると、８点目の入力がオンになりＬＯＤ　＝“０″の時
シフトレジスタ８ＲＡに取込まれ、信号−１の８発目で
出力ＮＤＪが現われソ〈る。この時、次段のシフトレジ
スタＳＲＢの出力ＯＤＪとで比較すると、（その出力０
ＤＩＫは、出力ＮＤＪより６．４ｘＳ　　前の状態が出
力されている）変化があるため（オフ→オンに変った）
状態変化検出信号ＤＴ１ｔ−出力する。また、セレクタ
８ΣＬの出力ＳΣ１として７点目のデテクト（スイッチ
で設定）状態が出力されているので、この２つの信号で
割込の要因を作成する。

このように、外部から与えられるデジタル信号りに状態
変化が生じた場合にそれを検出し、入出力パス２を介し
て中央処理装置ＣＰＵｊに割込要求Ｗ【発生するような
状態変化検出装置において、上記デジタル信号ＤＩ取込
むための基本クロック信号φ１．φ２を発生する水晶発
振回路０８と、この水晶発振回路０８からの基本タロツ
ク信号φＪｔ’１６分周し上記デジタル信号りを取込む
ためのロード信号ＬＯＤおよびデコードのためデコーダ
信号ＣＮＴｔ発生するカウンタＣＴＲと、上記デジタル
信号りを該口′−ド信号ＬＯＤにエリ取込み上記基本ク
ロック信号−１で順次シフトして出力する第１のシフト
レジスタＳＲＡと、この第１のシフトレジスタ８Ｒムの
出力ＭＤＩを上記基本クロック信号φ１で順次シフトし
出力する第２のシフトレジるデコーダＦＤＣ、ＮＤＣと
、１点毎にオン。

オフおよびデテクト禁止の状態変化を設定する設定部と
してのオン、オフデテクト許可／禁止用スイツｊ８Ａ、
ＳＢと、上記籐１．第２のシフトレジスタＳＲＡ、８Ｒ
Ｂと設定部としてのスイッチ８Ａ、８Ｂの各出力信号お
よび上記基本クロック信号φ２を入力し入力の何点目が
いかなる設定になっているか全出力するセレクタＳＥＬ
と、上記第１および第２のシフトレジスタ８ＲＡ、ＳＲ
Ｂからの出力ＮＤＪ、ＯＤＪを入力し両者を比較して異
なっている時状態変化があると判定して状態変化検出信
号ＤＴＪ’を出力するデテクタＸ６Ｂと、このデテクタ
ＸＯＲからの状態変化検出信号ＤＴＩと上記セレクタ８
ＥＬからの出力（検出許可出力）ＳＥＪとを入力しｔ時
その出力ＤＴ２ｆ割込ブリップフロップＡＴＮＦｉ介し
上記割込要求Ｗとして送出する割込発生用ゲー）　ＡＴ
ＮＧとから状態変化検出装置を構成するようにしたもの
である。

従って、次のような効果が得られるものである。

（１）従来状態変化検出にあたって抵抗コンデンサから
なる微分回路全使用していたものを集積回路を使用する
ようにしている次め、入力点数が増加したり、或いは、
立上り／立下りの両方の状態変化全検出するような場合
でも、それとは無関係に一回路にてまかなえ、もつと部
分数を大幅に削減して装置構成の簡略化を図ることがで
きる。

（２）各点毎に入力信号の立上り、立下りの検出が任意
に指定でき、また禁止することも各点毎に任意に行なう
ことができる。

（３）状態変化の立上り／立下り／無視の検出機能【混
在させ得るため、立上り用、立下り用お工び検出機能無
し用を夫々別個に構成する必要がなくなる。

（４）　　シフト回路′ｆｔ使用しているので、入力信
号のフィルタ効果も得られるものである０尚、本発明は
上記実施例に限定されるものではない。

（１）　　上記スイッチに代えてＲＯＭ、あるいはＣＰ
Ｕ！り自由に書込みが可能でかつ電源がオフしても内容
が確壊されない不揮発生ＲＡＭを用いてもよいものであ
る０ （２）並列に読込むビット長を増減する場合は、８ＲＡ
、ＳＲＢ、カウンタＣＴＲ，デコーダＦＤＣ、ＮＤＣｌ
−ビット長に合わせて変えるようにすｎば工い０ その他、本発明はその要旨を変更しない範囲で、種々に
変形して実施することができるものである０ 以上説明したように本発明に工ｎばＰＩＯのディジタル
入力における立上り入力、立下り入力、立上り、立下り
の両入力およびその禁止の状態変化検出１ｋ１点毎に任
意に行なうととができる構成が簡単で信頼性の高い状態
変化検出装置が提供できる。

【図面の簡単な説明】

第１図は本発明による状態変化検出の概！！を示す図、
第２図は本発明の一実施例を示す構成ブロック図、第３
図は本発明の詳細な説明するためのタイムチャート図で
ある。 Ｊ・・・状態変化検出装置、２・・・人出カパス、３・
・・ＣＰＵ、０８・・・水晶発振回路、ＣＴＲ・・・カ
ウンタ、ＳＲＡ、ＳＲＢ・・シフトレジスタ、ＩＣ・・
・入力回路、ＦＤＣ、ＮＤＣ・・・デコーダ、ＳＡ。

Claims (1)

1. 【特許請求の範囲】 外部から与えられるデジタル信号に状態変化が生じた場
   合にそｒｂｔ−検出し、入出力パスを介して中央処理装
   置（ＣＰＵ）に割込要求音発生するような状態変化検出
   装置において、前記デジタル信号を取込むための基本ク
   ワツク信号を発生する水晶発振回路と、この水晶発振回
   路からの基本クロック信号を分周し前記デジタル信号を
   取込むためのロード信号およびデコードのためのデコー
   ダ信号を発生するカウンタと、前記デジタル信号を該ロ
   ード信号にエリ取込み前記基本クロック信号で順次シフ
   トして出力する第１のレフトレジスタと、この第１のレ
   フトレジスタの出力を前記基本タロツク信号で順次シフ
   トし出力する第２のレフ１点毎にオン、オフおよびデテ
   クト禁止の状態変化【設定する設定部と、前記第１．第
   ２のシフトレジスタと設定部の各出力信号および前記基
   本クロック信号を入力し入力の何点目がいかなる設定に
   なっているかを出力するセレクタと、前記第１および第
   ２のシフトレジスタからの出力を入力し両者を比較して
   状態変化がある場合に状態変化検出信号を出力するデテ
   クタと、このデテクタからの状態変化検出信号と前記セ
   レクタからの出力（検出許可出力）とを入力した時その
   出力を前記割込要求として送出する割込発生用回路とを
   具備したことを特命とする状態変化検出装置。