JPS584457B2 - 論理回路の論理変更方法 - Google Patents
論理回路の論理変更方法Info
- Publication number
- JPS584457B2 JPS584457B2 JP50042181A JP4218175A JPS584457B2 JP S584457 B2 JPS584457 B2 JP S584457B2 JP 50042181 A JP50042181 A JP 50042181A JP 4218175 A JP4218175 A JP 4218175A JP S584457 B2 JPS584457 B2 JP S584457B2
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- Japan
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- logic
- field effect
- circuit
- mis
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- Design And Manufacture Of Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
本発明は、金属−絶縁物−半導体（ＭＩＳ）構造を有す
る電界効果トランジスタにより構成された論理回路の論
理を任意に変更することができるような論理変更方法に
関するものである。
る電界効果トランジスタにより構成された論理回路の論
理を任意に変更することができるような論理変更方法に
関するものである。
ＭＩＳ型電界効果トランジスタは構造が簡単で高密度に
半導体基板上に設けることができ、また低消費電力とい
う利点を持っているため、ＭＩＳ型電界効果トランジス
タによる大規模な半導体集積回路（ＭＩＳ−ＬＳＩ）を
生み出すようになった。
半導体基板上に設けることができ、また低消費電力とい
う利点を持っているため、ＭＩＳ型電界効果トランジス
タによる大規模な半導体集積回路（ＭＩＳ−ＬＳＩ）を
生み出すようになった。
このように論理回路が大規模となり、回路が複雑となる
と、その論理設計も非常に面倒な工程となるが従来は、
回路が異なった論理回路を製作するごとに論理設計を行
ない、いちいち新しいマスクを作って集積回路を製作し
ているため、ＭＩＳ−ＬＳＩのコストが高くなっていた
。
と、その論理設計も非常に面倒な工程となるが従来は、
回路が異なった論理回路を製作するごとに論理設計を行
ない、いちいち新しいマスクを作って集積回路を製作し
ているため、ＭＩＳ−ＬＳＩのコストが高くなっていた
。
本発明は上述の如き不都合を改善した新規な発明であり
、その目的は、ＭＩＳ型電界効果トランジスタにより構
成された論理回路の論理を任意に変更することができる
ような半導体装置の製造方法を得ることにある。
、その目的は、ＭＩＳ型電界効果トランジスタにより構
成された論理回路の論理を任意に変更することができる
ような半導体装置の製造方法を得ることにある。
その目的を達成せしめるため、本発明の論理回路の論理
変更方法は、論理回路を構成するＭＩＳ型電界効果トラ
ンジスタのうち、任意のＭＩＳ型電界効果トランジスタ
のチャンネル部分に高濃度不純物領域を形成し、該ＭＩ
Ｓ型電界効果トランジスタをカットオフまたはターンオ
ンさせることにより論理を変更することを特徴とするも
ので、以下実施例について詳細に説明する。
変更方法は、論理回路を構成するＭＩＳ型電界効果トラ
ンジスタのうち、任意のＭＩＳ型電界効果トランジスタ
のチャンネル部分に高濃度不純物領域を形成し、該ＭＩ
Ｓ型電界効果トランジスタをカットオフまたはターンオ
ンさせることにより論理を変更することを特徴とするも
ので、以下実施例について詳細に説明する。
複雑な回路からなるＭＩＳ−ＬＳＩもＮＡＮＤ，ＮＯＲ
のような基本回路から構成されている場合が多い。
のような基本回路から構成されている場合が多い。
また、ＭＩＳ型電界効果トランジスタのチャンネル部分
に不純物をイオン打込みにより打ち込んでしきい値電圧
を動かすことができることも良く知られている。
に不純物をイオン打込みにより打ち込んでしきい値電圧
を動かすことができることも良く知られている。
本発明はこのようなことをふまえてＭＩＳ−ＬＳＩを構
成するＮＡＮＤやＮＯＲ回路を定形的なパターンで形成
しておき、これら回路を構成する任意のＭＩＳ型電界効
果トランジスタのチャンネル部分に不純物を打ち込んで
高濃度不純物領域を形成し、そのＭＩＳ型電界効果トラ
ンジスタのゲート入力信号にかかわらずそれをカットオ
フまたはターンオフに固定して所望の論理回路を得るも
のである。
成するＮＡＮＤやＮＯＲ回路を定形的なパターンで形成
しておき、これら回路を構成する任意のＭＩＳ型電界効
果トランジスタのチャンネル部分に不純物を打ち込んで
高濃度不純物領域を形成し、そのＭＩＳ型電界効果トラ
ンジスタのゲート入力信号にかかわらずそれをカットオ
フまたはターンオフに固定して所望の論理回路を得るも
のである。
実施例 １
（ＮＡＮＤ回路の論理変更）
第１図の如くＮ−チャンネルのＭＯＳ型電界効果トラン
ジスタＡ１，Ｂ１，Ｃ１を直列に接続すると正論理にお
いて、出力Ｑ１は、 Ｑ１＝Ａ１・Ｂ１・Ｃ１ である。
ジスタＡ１，Ｂ１，Ｃ１を直列に接続すると正論理にお
いて、出力Ｑ１は、 Ｑ１＝Ａ１・Ｂ１・Ｃ１ である。
ここでＭＯＳ型電界効果トランジスタＢ１のチャンネル
部分に燐Ｐイオンを打ち込んで深いデプレツションモー
ドとしてこれをターンオンさせると、ゲートＢＧ１の入
力信号いかんにかかわらず導通状態とすることができる
ので、その出力はＱ１＝Ａ１・Ｃ１ と変更することができる。
部分に燐Ｐイオンを打ち込んで深いデプレツションモー
ドとしてこれをターンオンさせると、ゲートＢＧ１の入
力信号いかんにかかわらず導通状態とすることができる
ので、その出力はＱ１＝Ａ１・Ｃ１ と変更することができる。
もちろんＭＯＳ型電界効果
ル部分に不純物を打ち込めば同様にターンオンさせるこ
とができる。
とができる。
またこのＮＡＮＤ回路が不要なときは、適当なＭＯＳ型
電界効果トランジスタのチャンネル部分にボロンＢイオ
ンを打ち込んでしきい値電圧を上げ、ゲートの入力信号
いかんにかかわらずカットオフとすればよい。
電界効果トランジスタのチャンネル部分にボロンＢイオ
ンを打ち込んでしきい値電圧を上げ、ゲートの入力信号
いかんにかかわらずカットオフとすればよい。
この結果この回路の出力は論理“１”に固定される。
実施例 ２
（ＮＯＲ回路の論理変更）
第２図の如くＮ−チャンネルのＭＯＳ型電界効果トラン
ジスタＡ２，Ｂ２，Ｃ２を並列に接続すると、正論理に
おいて、出力Ｑ２は Ｑ２＝Ａ２＋Ｂ２＋Ｃ２ である。
ジスタＡ２，Ｂ２，Ｃ２を並列に接続すると、正論理に
おいて、出力Ｑ２は Ｑ２＝Ａ２＋Ｂ２＋Ｃ２ である。
ここでＭＯＳ型電界効果トランジスタＢ２のチャンネル
部分にボロンＢイオンを打ち込んでしきい値電圧を上げ
、ゲートＧＢ２の入力信号いかんにかかわらずカットオ
フとすれば、その出力Ｑ２は、 Ｑ２＝Ａ２＋０２ と変更することができる。
部分にボロンＢイオンを打ち込んでしきい値電圧を上げ
、ゲートＧＢ２の入力信号いかんにかかわらずカットオ
フとすれば、その出力Ｑ２は、 Ｑ２＝Ａ２＋０２ と変更することができる。
またすべてのトランジスタのチャンネル部分にボロンＢ
イオンを打ち込めば、この回路全体を出力論理“１”と
することができるし、またどれか１個のトランジスタの
チャンネル部分に燐Ｐイオンを打ち込んでターンオンさ
せれば出力論理“０”とする事が出来る。
イオンを打ち込めば、この回路全体を出力論理“１”と
することができるし、またどれか１個のトランジスタの
チャンネル部分に燐Ｐイオンを打ち込んでターンオンさ
せれば出力論理“０”とする事が出来る。
実施例 ３
（ＮＡＮＤ回路に補助回路を付加した回路の論理変更）
第３図の如く、ＮチャンネルのＭＯＳ型電界効果トラン
ジスタＡ３，Ｂ３，Ｃ３を直列に接続し、さらにゲート
をソースに接続したＭＯＳ型電界効果トランジスタＴＲ
１のソースＳとドレインＤをＭＯＳ型電界効果トランジ
スタＡ３，Ｂ３の両端に接続するとともに、同じくゲー
トをソースに接続したＭＯＳ型電界効果トランジスタＴ
Ｒ２のソースＳとドレインＤをＭＯＳ型電界効果トラン
ジスタＢ３とＣ３の両端に接続し、各トランジスタのし
きい値をそれぞれ制御することによって、種々論理回路
を形成することができる。
ジスタＡ３，Ｂ３，Ｃ３を直列に接続し、さらにゲート
をソースに接続したＭＯＳ型電界効果トランジスタＴＲ
１のソースＳとドレインＤをＭＯＳ型電界効果トランジ
スタＡ３，Ｂ３の両端に接続するとともに、同じくゲー
トをソースに接続したＭＯＳ型電界効果トランジスタＴ
Ｒ２のソースＳとドレインＤをＭＯＳ型電界効果トラン
ジスタＢ３とＣ３の両端に接続し、各トランジスタのし
きい値をそれぞれ制御することによって、種々論理回路
を形成することができる。
第４図はこの様子を示した図であり、図中“ＯＦＦ”は
トランジスタを常時カットオフ状態にすることを意味し
、“ＯＮ”は常時導通状態にすることを意味し、“一”
は正常に動作させることを意味する。
トランジスタを常時カットオフ状態にすることを意味し
、“ＯＮ”は常時導通状態にすることを意味し、“一”
は正常に動作させることを意味する。
なお、本発明は上記実施例に限らず、種々な論理回路に
実施してバラエティに富んだ論理回路の変更を行なうこ
とができるほか、ＰチャンネルのＭＯＳ型電界効果トラ
ンジスタにより構成された論理回路についても論理変更
ができることはもちろんである。
実施してバラエティに富んだ論理回路の変更を行なうこ
とができるほか、ＰチャンネルのＭＯＳ型電界効果トラ
ンジスタにより構成された論理回路についても論理変更
ができることはもちろんである。
以上説明したように、本発明によれば、基本形のマスク
を最初に製作しておけば、以後論理回路の異なるＭＩＳ
−ＬＳＩを製作する際にはこの基本形のマスクを利用し
、それに不純物イオン打ち込みのための簡単なマスクを
作ればよいので、マスク設計が簡単になり、結局ＭＩＳ
−ＬＳＩの製造コストを引き下げることができる。
を最初に製作しておけば、以後論理回路の異なるＭＩＳ
−ＬＳＩを製作する際にはこの基本形のマスクを利用し
、それに不純物イオン打ち込みのための簡単なマスクを
作ればよいので、マスク設計が簡単になり、結局ＭＩＳ
−ＬＳＩの製造コストを引き下げることができる。
第１図は本発明の第１の実施例を示す回路図、第２図は
第２の実施例を示す回路図、第３図は第３の実施例を示
す回路図、第４図は第３の実施例の論理変更を説明した
図である。 図において、Ａ１〜Ａ３，Ｂ１〜Ｂ３，Ｃ１〜Ｃ３，Ｔ
Ｒ１，ＴＲ２はいずれもＭＯＳ型電界効果トランジスタ
を示す。
第２の実施例を示す回路図、第３図は第３の実施例を示
す回路図、第４図は第３の実施例の論理変更を説明した
図である。 図において、Ａ１〜Ａ３，Ｂ１〜Ｂ３，Ｃ１〜Ｃ３，Ｔ
Ｒ１，ＴＲ２はいずれもＭＯＳ型電界効果トランジスタ
を示す。
Claims (1)
- １ 論理回路を構成するＭＩＳ型電界効果トランジスタ
のうち任意のＭＩＳ型電界効果トランジスタのチャンネ
ル部分に高濃度不純物領域を形成し該ＭＩＳ電界効果ト
ランジスタをカットオフまたはターンオンさせることに
より論理を変更することを特徴とする論理回路の論理変
更方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50042181A JPS584457B2 (ja) | 1975-04-09 | 1975-04-09 | 論理回路の論理変更方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50042181A JPS584457B2 (ja) | 1975-04-09 | 1975-04-09 | 論理回路の論理変更方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51117587A JPS51117587A (en) | 1976-10-15 |
| JPS584457B2 true JPS584457B2 (ja) | 1983-01-26 |
Family
ID=12628807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50042181A Expired JPS584457B2 (ja) | 1975-04-09 | 1975-04-09 | 論理回路の論理変更方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584457B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3775191A (en) * | 1971-06-28 | 1973-11-27 | Bell Canada Northern Electric | Modification of channel regions in insulated gate field effect transistors |
| US3867204A (en) * | 1973-03-19 | 1975-02-18 | Motorola Inc | Manufacture of semiconductor devices |
-
1975
- 1975-04-09 JP JP50042181A patent/JPS584457B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51117587A (en) | 1976-10-15 |
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