JPH04250716A - 入出力回路 - Google Patents
入出力回路Info
- Publication number
- JPH04250716A JPH04250716A JP3025310A JP2531091A JPH04250716A JP H04250716 A JPH04250716 A JP H04250716A JP 3025310 A JP3025310 A JP 3025310A JP 2531091 A JP2531091 A JP 2531091A JP H04250716 A JPH04250716 A JP H04250716A
- Authority
- JP
- Japan
- Prior art keywords
- input
- conductance
- circuit
- output circuit
- cmos inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、しきい値電圧を所定の
値に変更することができる入出力回路に関するものであ
る。
値に変更することができる入出力回路に関するものであ
る。
【０００２】
【従来の技術】入出力回路、たとえは入力バッファや出
力バッファを形成するときに、プロセス的なバラツキや
設計の際のモデルの不確かさのために、所定のしきい値
電圧を得ることは非常に困難である。このため、従来は
図３に示すように可変電源を用いることにより、回路を
使用する際にしきい値電圧を調整している。
力バッファを形成するときに、プロセス的なバラツキや
設計の際のモデルの不確かさのために、所定のしきい値
電圧を得ることは非常に困難である。このため、従来は
図３に示すように可変電源を用いることにより、回路を
使用する際にしきい値電圧を調整している。
【０００３】図３は従来の入出力回路の一例を示す回路
図である。ここでは、例としてＣＭＯＳインバータを考
える。図３において、ｐ型ＭＯＳＦＥＴ１２とｎ型ＭＯ
ＳＦＥＴ１４はゲート同士が接続されてＣＭＯＳインバ
ータ１０を形成している。ｐ型ＭＯＳＦＥＴ１２のソー
スは電源ＶＤＤに接続され、ｎ型ＭＯＳＦＥＴ１４のソ
ースはｎ型ＭＯＳＦＥＴ５２のドレインに接続されてい
る。ｎ型ＭＯＳＦＥＴ５２はソースがグランドに接続さ
れ、ゲートが可変電源ＶＲ に接続されている。尚、図
３において、１６は入力端子、１８は出力端子である。
図である。ここでは、例としてＣＭＯＳインバータを考
える。図３において、ｐ型ＭＯＳＦＥＴ１２とｎ型ＭＯ
ＳＦＥＴ１４はゲート同士が接続されてＣＭＯＳインバ
ータ１０を形成している。ｐ型ＭＯＳＦＥＴ１２のソー
スは電源ＶＤＤに接続され、ｎ型ＭＯＳＦＥＴ１４のソ
ースはｎ型ＭＯＳＦＥＴ５２のドレインに接続されてい
る。ｎ型ＭＯＳＦＥＴ５２はソースがグランドに接続さ
れ、ゲートが可変電源ＶＲ に接続されている。尚、図
３において、１６は入力端子、１８は出力端子である。
【０００４】ＣＭＯＳインバータ１０のしきい値電圧を
変更するには、可変電源ＶＲ を変えることによってｎ
型ＭＯＳＦＥＴ５２のドレイン・ソース間の電圧を変化
させる。これにより、ＣＭＯＳインバータ１０のドレイ
ン・ソース間の電圧も変化するので、ＣＭＯＳインバー
タ１０のしきい値電圧を自由に変更することができる。
変更するには、可変電源ＶＲ を変えることによってｎ
型ＭＯＳＦＥＴ５２のドレイン・ソース間の電圧を変化
させる。これにより、ＣＭＯＳインバータ１０のドレイ
ン・ソース間の電圧も変化するので、ＣＭＯＳインバー
タ１０のしきい値電圧を自由に変更することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、可変電
源ＶＲ を設けることによってしきい値電圧を変更する
のでは、電源ＶＤＤの他に可変電源ＶＲ が必要となる
ため、回路が複雑になってしまう。また、可変電源ＶＲ
では電圧の微調整が難しいため、しきい値電圧を精確
に調整することができないという問題がある。
源ＶＲ を設けることによってしきい値電圧を変更する
のでは、電源ＶＤＤの他に可変電源ＶＲ が必要となる
ため、回路が複雑になってしまう。また、可変電源ＶＲ
では電圧の微調整が難しいため、しきい値電圧を精確
に調整することができないという問題がある。
【０００６】一方、可変電源ＶＲ を使用しないで、入
出力回路のしきい値電圧を変更するには、デバイス製造
時にウェーハ中に不純物原子を添加する際のイオン注入
の条件を変えることによりしきい値電圧を合わせ込んで
ＦＥＴを形成したり、あるいはデバイス設計時にしきい
値電圧の変化のマージンを考慮して設計を行う必要があ
る。しかし、前者の方法は試行錯誤に頼らざるを得ず、
コストの増大を引き起こすことになると共に、歩留りが
低下する。一方、後者の方法ではシュミレータ等を使用
して予想される性能はモデルパラメータの精度に左右さ
れるため、実際に形成した入出力回路が必ずしも所望の
しきい値電圧を有するとは限らない。
出力回路のしきい値電圧を変更するには、デバイス製造
時にウェーハ中に不純物原子を添加する際のイオン注入
の条件を変えることによりしきい値電圧を合わせ込んで
ＦＥＴを形成したり、あるいはデバイス設計時にしきい
値電圧の変化のマージンを考慮して設計を行う必要があ
る。しかし、前者の方法は試行錯誤に頼らざるを得ず、
コストの増大を引き起こすことになると共に、歩留りが
低下する。一方、後者の方法ではシュミレータ等を使用
して予想される性能はモデルパラメータの精度に左右さ
れるため、実際に形成した入出力回路が必ずしも所望の
しきい値電圧を有するとは限らない。
【０００７】本発明は上記事情に基づいてなされたもの
であり、簡単な回路で精確にしきい値電圧を調整するこ
とができる入出力回路を提供することを目的とするもの
である。
であり、簡単な回路で精確にしきい値電圧を調整するこ
とができる入出力回路を提供することを目的とするもの
である。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めの本発明は、電源電位と接地電位とに接続された入出
力回路において、電源電位及び接地電位のうち少なくと
もいずれか一方には、所定の駆動能力のｍ０ 倍、ｍ１
倍、ｍ２ 倍、・・・ 、ｍｎ−１ 倍（ｍは２以上
の自然数）の駆動能力を有するｎ個（ｎは２以上の自然
数）のトランジスタが並列に接続されたディジタル回路
を介して接続されていることを特徴とするものである。
めの本発明は、電源電位と接地電位とに接続された入出
力回路において、電源電位及び接地電位のうち少なくと
もいずれか一方には、所定の駆動能力のｍ０ 倍、ｍ１
倍、ｍ２ 倍、・・・ 、ｍｎ−１ 倍（ｍは２以上
の自然数）の駆動能力を有するｎ個（ｎは２以上の自然
数）のトランジスタが並列に接続されたディジタル回路
を介して接続されていることを特徴とするものである。
【０００９】また、前記ｍの値は、具体的には２とする
ことが望ましい。
ことが望ましい。
【００１０】
【作用】本発明は前記の構成によって、ディジタル回路
の各トランジスタ、たとえばＦＥＴのゲートにディジタ
ル信号がパラレルに供給されると、ビット値が１である
ＦＥＴはオンとなってそれぞれの駆動能力、すなわちコ
ンダクタンスに基づく電流がディジタル回路のドレイン
・ソース間に流れる。このとき各ＦＥＴの駆動能力を上
記のように定めたことにより、供給されるディジタル信
号の値に対して全ＦＥＴの合成コンダクタンスは一意的
に定まる。このため、ディジタル信号を変えることによ
って、ディジタル回路の抵抗を調整し、入出力回路のし
きい値電圧を自由に変更することができる。
の各トランジスタ、たとえばＦＥＴのゲートにディジタ
ル信号がパラレルに供給されると、ビット値が１である
ＦＥＴはオンとなってそれぞれの駆動能力、すなわちコ
ンダクタンスに基づく電流がディジタル回路のドレイン
・ソース間に流れる。このとき各ＦＥＴの駆動能力を上
記のように定めたことにより、供給されるディジタル信
号の値に対して全ＦＥＴの合成コンダクタンスは一意的
に定まる。このため、ディジタル信号を変えることによ
って、ディジタル回路の抵抗を調整し、入出力回路のし
きい値電圧を自由に変更することができる。
【００１１】また、前記ｍの値を２とし、ディジタル回
路の各トランジスタの駆動能力を所定の駆動能力の１倍
、２倍、４倍、・・・ 、２ｎ−１ 倍とすることによ
り、入力されるディジタル信号の値に対して合成コンダ
クタンスは等間隔で２ｎ −１個の値を取ることができ
るので、入出力回路のしきい値電圧の調整を等間隔で行
うことができる。
路の各トランジスタの駆動能力を所定の駆動能力の１倍
、２倍、４倍、・・・ 、２ｎ−１ 倍とすることによ
り、入力されるディジタル信号の値に対して合成コンダ
クタンスは等間隔で２ｎ −１個の値を取ることができ
るので、入出力回路のしきい値電圧の調整を等間隔で行
うことができる。
【００１２】
【実施例】以下に本発明の一実施例を図１及び図２を参
照して説明する。図１は本発明の一実施例である入出力
回路の回路図、図２は本実施例で使用するＭＯＳ型電界
効果トランジスタ（以下、ＭＯＳＦＥＴと略記する。）
の概略平面図である。図１に示す入出力回路は、入力信
号を反転させて出力するＣＭＯＳインバータ１０と、Ｃ
ＭＯＳインバータ１０とグランドとの間に３つのｎ型Ｍ
ＯＳＦＥＴ２２，２４，２６のドレイン及びソースを互
いに並列に接続したディジタル回路２０とを備えるもの
である。
照して説明する。図１は本発明の一実施例である入出力
回路の回路図、図２は本実施例で使用するＭＯＳ型電界
効果トランジスタ（以下、ＭＯＳＦＥＴと略記する。）
の概略平面図である。図１に示す入出力回路は、入力信
号を反転させて出力するＣＭＯＳインバータ１０と、Ｃ
ＭＯＳインバータ１０とグランドとの間に３つのｎ型Ｍ
ＯＳＦＥＴ２２，２４，２６のドレイン及びソースを互
いに並列に接続したディジタル回路２０とを備えるもの
である。
【００１３】ＣＭＯＳインバータ１０は、ｐ型ＭＯＳＦ
ＥＴ１２と、ｎ型ＭＯＳＦＥＴ１４と、入力端子１６と
、出力端子１８とからなるものであり、ｐ型ＭＯＳＦＥ
Ｔ１２とｎ型ＭＯＳＦＥＴ１４のゲート同士が接続され
ている。ｐ型ＭＯＳＦＥＴ１２のソースは電源ＶＤＤに
接続され、ｎ型ＭＯＳＦＥＴ１４のソースは３つのｎ型
ＭＯＳＦＥＴ２２，２４，２６のドレインに並列に接続
されている。
ＥＴ１２と、ｎ型ＭＯＳＦＥＴ１４と、入力端子１６と
、出力端子１８とからなるものであり、ｐ型ＭＯＳＦＥ
Ｔ１２とｎ型ＭＯＳＦＥＴ１４のゲート同士が接続され
ている。ｐ型ＭＯＳＦＥＴ１２のソースは電源ＶＤＤに
接続され、ｎ型ＭＯＳＦＥＴ１４のソースは３つのｎ型
ＭＯＳＦＥＴ２２，２４，２６のドレインに並列に接続
されている。
【００１４】ディジタル回路２０において、ｎ型ＭＯＳ
ＦＥＴ２２，２４，２６の各ソースはグランドに接続さ
れ、各ゲートはそれぞれ入力端子２８１ ，２８２ ，
２８３ に接続されている。尚、ｎ型ＭＯＳＦＥＴ１４
，２２，２４，２６はゲート電圧がハイレベル（以下、
「１」と記す。）のときはオン、ローレベル（以下、「
０」と記す。）のときはオフとなり、ｐ型ＭＯＳＦＥＴ
１２はこの逆になる。
ＦＥＴ２２，２４，２６の各ソースはグランドに接続さ
れ、各ゲートはそれぞれ入力端子２８１ ，２８２ ，
２８３ に接続されている。尚、ｎ型ＭＯＳＦＥＴ１４
，２２，２４，２６はゲート電圧がハイレベル（以下、
「１」と記す。）のときはオン、ローレベル（以下、「
０」と記す。）のときはオフとなり、ｐ型ＭＯＳＦＥＴ
１２はこの逆になる。
【００１５】次に、ｎ型ＭＯＳＦＥＴ２２，２４，２６
の駆動能力、すなわちオンとなったときのドレイン・ソ
ース間のコンダクタンスの関係について説明する。ｎ型
ＭＯＳＦＥＴ２２のコンダクタンスをｇとしたときに各
ｎ型ＭＯＳＦＥＴは、 ｎ型ＭＯＳＦＥＴ２２・・・・・ ｇｎ型ＭＯＳＦ
ＥＴ２４・・・・・ ２ｇｎ型ＭＯＳＦＥＴ２６・・・
・・ ４ｇの大きさのコンダクタンスを持つように形成
されている。すなわちｎ型ＭＯＳＦＥＴ２２，２４，２
６の各コンダクタンスは、番号が増えるにしたがって、
ｇの２０ 倍、２１ 倍、２２ 倍となっている。この
ように各コンダクタンスを自然数の羃乗倍ずつの系列と
したことにより、以下で示すように全ｎ型ＭＯＳＦＥＴ
の合成コンダクタンスの取りうる値の範囲が大きくなる
。
の駆動能力、すなわちオンとなったときのドレイン・ソ
ース間のコンダクタンスの関係について説明する。ｎ型
ＭＯＳＦＥＴ２２のコンダクタンスをｇとしたときに各
ｎ型ＭＯＳＦＥＴは、 ｎ型ＭＯＳＦＥＴ２２・・・・・ ｇｎ型ＭＯＳＦ
ＥＴ２４・・・・・ ２ｇｎ型ＭＯＳＦＥＴ２６・・・
・・ ４ｇの大きさのコンダクタンスを持つように形成
されている。すなわちｎ型ＭＯＳＦＥＴ２２，２４，２
６の各コンダクタンスは、番号が増えるにしたがって、
ｇの２０ 倍、２１ 倍、２２ 倍となっている。この
ように各コンダクタンスを自然数の羃乗倍ずつの系列と
したことにより、以下で示すように全ｎ型ＭＯＳＦＥＴ
の合成コンダクタンスの取りうる値の範囲が大きくなる
。
【００１６】ｎ型ＭＯＳＦＥＴのコンダクタンスを上記
の値とするためには、製造時においてゲート幅を制御す
る。すなわち図２に示すようにチャンネル長Ｌを一定と
したときのコンダクタンスは、ゲート幅Ｗに比例するこ
とが知られているので、ｎ型ＭＯＳＦＥＴを集積化して
製造する際に、ゲート幅Ｗを希望するコンダクタンスに
応じて変化させる。これにより所定のコンダクタンスを
持ったｎ型ＭＯＳＦＥＴを一括して形成することができ
る。尚、図２において、Ｇはゲート、Ｄはドレイン、Ｓ
はソースである。
の値とするためには、製造時においてゲート幅を制御す
る。すなわち図２に示すようにチャンネル長Ｌを一定と
したときのコンダクタンスは、ゲート幅Ｗに比例するこ
とが知られているので、ｎ型ＭＯＳＦＥＴを集積化して
製造する際に、ゲート幅Ｗを希望するコンダクタンスに
応じて変化させる。これにより所定のコンダクタンスを
持ったｎ型ＭＯＳＦＥＴを一括して形成することができ
る。尚、図２において、Ｇはゲート、Ｄはドレイン、Ｓ
はソースである。
【００１７】上記のようなコンダクタンスを有するｎ型
ＭＯＳＦＥＴ２２，２４，２６の各ゲートにそれぞれの
入力端子２８１ ，２８２ ，２８３ からディジタル
信号がパラレルに入力されると、ビット値「１」の信号
が入力されたｎ型ＭＯＳＦＥＴのみがオンとなり、合成
コンダクタンスに寄与する。
ＭＯＳＦＥＴ２２，２４，２６の各ゲートにそれぞれの
入力端子２８１ ，２８２ ，２８３ からディジタル
信号がパラレルに入力されると、ビット値「１」の信号
が入力されたｎ型ＭＯＳＦＥＴのみがオンとなり、合成
コンダクタンスに寄与する。
【００１８】すなわち、ｎ型ＭＯＳＦＥＴ２２，２４，
２６に入力されるディジタル信号Ａが（Ａ２ ，Ａ１
，Ａ０ ）＝（０，０，１）であるときには、ｎ型ＭＯ
ＳＦＥＴ２２がオン、ｎ型ＭＯＳＦＥＴ２４，２６がオ
フである。したがって、このときの合成コンダクタンス
はｇとなる。ｎ型ＭＯＳＦＥＴ２２，２４，２６に入力
されるディジタル信号Ａが（Ａ２ ，Ａ１ ，Ａ０ ）
＝（０，１，０）であるときには、ｎ型ＭＯＳＦＥＴ２
４がオン、ｎ型ＭＯＳＦＥＴ２２，２６がオフとなり、
合成コンダクタンスは２ｇとなる。同様にして、ｎ型Ｍ
ＯＳＦＥＴ２２，２４，２６に入力されるディジタル信
号Ａが（Ａ２ ，Ａ１ ，Ａ０ ）＝（０，１，１）で
ある場合には合成コンダクタンスは３ｇ、（Ａ２，Ａ１
，Ａ０ ）＝（１，０，０）である場合には合成コン
ダクタンスは４ｇ、（Ａ２ ，Ａ１ ，Ａ０ ）＝（１
，０，１）である場合には合成コンダクタンスは５ｇ、
（Ａ２ ，Ａ１ ，Ａ０ ）＝（１，１，０）である場
合には合成コンダクタンスは６ｇ、（Ａ２ ，Ａ１ ，
Ａ０ ）＝（１，１，１）である場合には合成コンダク
タンスは７ｇとなる。このように本実施例においては、
合成コンダクタンスはｇから７ｇまでの７通りの値をと
ることができる。ただし、ディジタル信号Ａが（Ａ２
，Ａ１ ，Ａ０ ）＝（０，０，０）である場合は実際
には、入出力回路の動作を取り得ないので、ここでは考
慮していない。
２６に入力されるディジタル信号Ａが（Ａ２ ，Ａ１
，Ａ０ ）＝（０，０，１）であるときには、ｎ型ＭＯ
ＳＦＥＴ２２がオン、ｎ型ＭＯＳＦＥＴ２４，２６がオ
フである。したがって、このときの合成コンダクタンス
はｇとなる。ｎ型ＭＯＳＦＥＴ２２，２４，２６に入力
されるディジタル信号Ａが（Ａ２ ，Ａ１ ，Ａ０ ）
＝（０，１，０）であるときには、ｎ型ＭＯＳＦＥＴ２
４がオン、ｎ型ＭＯＳＦＥＴ２２，２６がオフとなり、
合成コンダクタンスは２ｇとなる。同様にして、ｎ型Ｍ
ＯＳＦＥＴ２２，２４，２６に入力されるディジタル信
号Ａが（Ａ２ ，Ａ１ ，Ａ０ ）＝（０，１，１）で
ある場合には合成コンダクタンスは３ｇ、（Ａ２，Ａ１
，Ａ０ ）＝（１，０，０）である場合には合成コン
ダクタンスは４ｇ、（Ａ２ ，Ａ１ ，Ａ０ ）＝（１
，０，１）である場合には合成コンダクタンスは５ｇ、
（Ａ２ ，Ａ１ ，Ａ０ ）＝（１，１，０）である場
合には合成コンダクタンスは６ｇ、（Ａ２ ，Ａ１ ，
Ａ０ ）＝（１，１，１）である場合には合成コンダク
タンスは７ｇとなる。このように本実施例においては、
合成コンダクタンスはｇから７ｇまでの７通りの値をと
ることができる。ただし、ディジタル信号Ａが（Ａ２
，Ａ１ ，Ａ０ ）＝（０，０，０）である場合は実際
には、入出力回路の動作を取り得ないので、ここでは考
慮していない。
【００１９】ディジタル回路２０を上記の構成としたこ
とにより、入力されるディジタル信号の値（Ａ２ ，Ａ
１ ，Ａ０ ）によって合成コンダクタンスの値が一意
的に定まる。特に、各ｎ型ＭＯＳＦＥＴ２２，２４，２
６のコンダクタンスを上記のように２の羃乗倍ずつの系
列としたのは、こうすることによって入力されるディジ
タル信号の値に対して合成コンダクタンスがｇの自然数
倍の値（本実施例においては、１〜７までの自然数倍）
を持つようにすることができるからである。尚、一般に
、ｓ（ｓは２以上の自然数）個のｎ型ＭＯＳＦＥＴのコ
ンダクタンスをｍ０ 倍、ｍ１ 倍、ｍ２ 倍、・・・
、ｍｓ−１ 倍（ｍは２以上の自然数）ずつの系列と
することによっても入力されるディジタル信号の値によ
って合成コンダクタンスの値が一意的に定まる。
とにより、入力されるディジタル信号の値（Ａ２ ，Ａ
１ ，Ａ０ ）によって合成コンダクタンスの値が一意
的に定まる。特に、各ｎ型ＭＯＳＦＥＴ２２，２４，２
６のコンダクタンスを上記のように２の羃乗倍ずつの系
列としたのは、こうすることによって入力されるディジ
タル信号の値に対して合成コンダクタンスがｇの自然数
倍の値（本実施例においては、１〜７までの自然数倍）
を持つようにすることができるからである。尚、一般に
、ｓ（ｓは２以上の自然数）個のｎ型ＭＯＳＦＥＴのコ
ンダクタンスをｍ０ 倍、ｍ１ 倍、ｍ２ 倍、・・・
、ｍｓ−１ 倍（ｍは２以上の自然数）ずつの系列と
することによっても入力されるディジタル信号の値によ
って合成コンダクタンスの値が一意的に定まる。
【００２０】このようにディデタル信号Ａが入力端子２
８１ ，２８２ ，２８３ に入力されるとこれに対応
して合成コンダクタンスが一意的に定まり、電源ＶＤＤ
から供給される電流がディジタル回路２０の合成コンダ
クタンスの値に応じて流れる。合成コンダクタンスがｇ
のときには、ディジタル回路２０の抵抗が最大になるの
で、ＣＭＯＳインバータ１０にかかる電圧は小さくなり
、ＣＭＯＳインバータ１０のしきい値電圧は小さくなる
。さらに合成コンダクタンスを徐々に大きくしていくと
、ディジタル回路２０の抵抗がだんだん小さくなるので
、ＣＭＯＳインバータ１０にかかる電圧が大きくなり、
ＣＭＯＳインバータ１０のしきい値電圧も大きくなる。 したがって、入力端子２８１ ，２８２ ，２８３ に
入力されるディジタル信号Ａを変えることにより、ＣＭ
ＯＳインバータ１０のしきい値電圧を７段階に等間隔で
自由に変更することができる。
８１ ，２８２ ，２８３ に入力されるとこれに対応
して合成コンダクタンスが一意的に定まり、電源ＶＤＤ
から供給される電流がディジタル回路２０の合成コンダ
クタンスの値に応じて流れる。合成コンダクタンスがｇ
のときには、ディジタル回路２０の抵抗が最大になるの
で、ＣＭＯＳインバータ１０にかかる電圧は小さくなり
、ＣＭＯＳインバータ１０のしきい値電圧は小さくなる
。さらに合成コンダクタンスを徐々に大きくしていくと
、ディジタル回路２０の抵抗がだんだん小さくなるので
、ＣＭＯＳインバータ１０にかかる電圧が大きくなり、
ＣＭＯＳインバータ１０のしきい値電圧も大きくなる。 したがって、入力端子２８１ ，２８２ ，２８３ に
入力されるディジタル信号Ａを変えることにより、ＣＭ
ＯＳインバータ１０のしきい値電圧を７段階に等間隔で
自由に変更することができる。
【００２１】本実施例の入出力回路（ＣＭＯＳインバー
タ）では、ディジタル信号によって論理しきい値を変更
することができるので、従来の可変電源を用いるものに
比べて、しきい値電圧を精確に調整することができる。 また、可変電源を用いる必要がないので、回路構成が簡
単になる。
タ）では、ディジタル信号によって論理しきい値を変更
することができるので、従来の可変電源を用いるものに
比べて、しきい値電圧を精確に調整することができる。 また、可変電源を用いる必要がないので、回路構成が簡
単になる。
【００２２】尚、上記の実施例では、ｎ型ＭＯＳＦＥＴ
を３つ使用してディジタル回路を構成した場合について
説明したが、本発明はこれに限定されるものではなく、
ディジタル回路にはｎ型ＭＯＳＦＥＴを２つ又は４つ以
上用いてもよい。また、上記の実施例では、ディジタル
回路にｎ型ＭＯＳＦＥＴを使用した場合について説明し
たが、本発明はこれに限定されるものではなく、ｐ型Ｍ
ＯＳＦＥＴを並列に接続してディジタル回路を構成して
もよい。更に、上記の実施例では、ディジタル回路をＣ
ＭＯＳインバータとグランドとの間に接続した場合につ
いて説明したが、本発明はこれに限定されるものではな
く、ディジタル回路を電源とＣＭＯＳインバータとの間
に接続してもよく、またＣＭＯＳインバータとグランド
との間及び電源とＣＭＯＳインバータとの間に接続して
もよい。加えて、上記の実施例では、入出力回路として
ＣＭＯＳインバータを用いた場合を説明したが、本発明
はこれに限定されるものではなく、入出力回路として他
の論理回路等を用いてもよい。
を３つ使用してディジタル回路を構成した場合について
説明したが、本発明はこれに限定されるものではなく、
ディジタル回路にはｎ型ＭＯＳＦＥＴを２つ又は４つ以
上用いてもよい。また、上記の実施例では、ディジタル
回路にｎ型ＭＯＳＦＥＴを使用した場合について説明し
たが、本発明はこれに限定されるものではなく、ｐ型Ｍ
ＯＳＦＥＴを並列に接続してディジタル回路を構成して
もよい。更に、上記の実施例では、ディジタル回路をＣ
ＭＯＳインバータとグランドとの間に接続した場合につ
いて説明したが、本発明はこれに限定されるものではな
く、ディジタル回路を電源とＣＭＯＳインバータとの間
に接続してもよく、またＣＭＯＳインバータとグランド
との間及び電源とＣＭＯＳインバータとの間に接続して
もよい。加えて、上記の実施例では、入出力回路として
ＣＭＯＳインバータを用いた場合を説明したが、本発明
はこれに限定されるものではなく、入出力回路として他
の論理回路等を用いてもよい。
【００２３】
【発明の効果】以上説明したように本発明によれば、複
数個のＦＥＴを並列に接続したディジタル回路を設けた
ことにより、ディジタル信号でしきい値電圧を変更する
ことができるので、しきい値電圧を精確に調整すること
ができると共に、電源を一つしか必要としないので回路
構成が簡単になる入出力回路を提供することができる。
数個のＦＥＴを並列に接続したディジタル回路を設けた
ことにより、ディジタル信号でしきい値電圧を変更する
ことができるので、しきい値電圧を精確に調整すること
ができると共に、電源を一つしか必要としないので回路
構成が簡単になる入出力回路を提供することができる。
【図１】本発明の一実施例である入出力回路の回路図で
ある。
ある。
【図２】本実施例で使用するＭＯＳＦＥＴの概略平面図
である。
である。
【図３】従来の入出力回路の一例を示す回路図である。
１０ ＣＭＯＳインバータ
１２ ｐ型ＭＯＳＦＥＴ
１４ ｎ型ＭＯＳＦＥＴ
１６ 入力端子
１８ 出力端子
２０ ディジタル回路
Claims (2)
- 【請求項１】 電源電位と接地電位とに接続された入
出力回路において、電源電位及び接地電位のうち少なく
ともいずれか一方には、所定の駆動能力のｍ０ 倍、ｍ
１ 倍、ｍ２ 倍、・・・ 、ｍｎ−１ 倍（ｍは２以
上の自然数）の駆動能力を有するｎ個（ｎは２以上の自
然数）のトランジスタが並列に接続されたディジタル回
路を介して接続されていることを特徴とする入出力回路
。 - 【請求項２】 前記ｍが２である請求項１記載の入出
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03025310A JP3079518B2 (ja) | 1991-01-25 | 1991-01-25 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03025310A JP3079518B2 (ja) | 1991-01-25 | 1991-01-25 | 入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04250716A true JPH04250716A (ja) | 1992-09-07 |
| JP3079518B2 JP3079518B2 (ja) | 2000-08-21 |
Family
ID=12162429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3079518B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0690578A1 (en) * | 1994-05-31 | 1996-01-03 | Nec Corporation | MOSFET interface circuit having an increased or a reduced mutual conductance |
-
1991
- 1991-01-25 JP JP03025310A patent/JP3079518B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0690578A1 (en) * | 1994-05-31 | 1996-01-03 | Nec Corporation | MOSFET interface circuit having an increased or a reduced mutual conductance |
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| Publication number | Publication date |
|---|---|
| JP3079518B2 (ja) | 2000-08-21 |
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