JPS584459A - アドレス・モ−ド可変計算機におけるアドレス比較方式 - Google Patents
アドレス・モ−ド可変計算機におけるアドレス比較方式Info
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- JPS584459A JPS584459A JP56102622A JP10262281A JPS584459A JP S584459 A JPS584459 A JP S584459A JP 56102622 A JP56102622 A JP 56102622A JP 10262281 A JP10262281 A JP 10262281A JP S584459 A JPS584459 A JP S584459A
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- Japan
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- event
- control register
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プログラム・イベント・レコーディング（Ｐ
Ｅ Ｒ： Ｐｒｏｇｒａｍ Ｅｖ＊ｓｔ Ｒｅｅ＊
ｒｄ４ｍｇ→の機能を有すると共に複数種類のアドレス
嗜モードを有する計算機において、命令の読出アドレス
又はデータの書込アドレスが°ＰＥＲ開始アドレスとＰ
ＥＲ終了アドレスで指定された領域に存在するか否かの
判断を簡単に行い得るようにしたアドレスＯモード可変
計算機におけるアドレス比較方式に関するものである。
Ｅ Ｒ： Ｐｒｏｇｒａｍ Ｅｖ＊ｓｔ Ｒｅｅ＊
ｒｄ４ｍｇ→の機能を有すると共に複数種類のアドレス
嗜モードを有する計算機において、命令の読出アドレス
又はデータの書込アドレスが°ＰＥＲ開始アドレスとＰ
ＥＲ終了アドレスで指定された領域に存在するか否かの
判断を簡単に行い得るようにしたアドレスＯモード可変
計算機におけるアドレス比較方式に関するものである。
ＰＥＲはプログラム監視のための機構であり。
グログラムのデパックを容易にするためのものであり、
例えば、指定された主記憶領域からの命令の読出し、指
定された主記憶領域内の内容の変更などの事象の発生を
監視する。命令の実行において、上述のような事象が発
生すると、システムがＰＥＲ機構を動作させることが可
能な状態に設定されていれば、ＰＥＲＫよるプログラム
割込みが命令の実行終了後に発生する。
例えば、指定された主記憶領域からの命令の読出し、指
定された主記憶領域内の内容の変更などの事象の発生を
監視する。命令の実行において、上述のような事象が発
生すると、システムがＰＥＲ機構を動作させることが可
能な状態に設定されていれば、ＰＥＲＫよるプログラム
割込みが命令の実行終了後に発生する。
制御レジスタｌＯにはＰＥＲ開始アドレスが、制御レジ
スタ１１にはＰＥＲ終了アドレスが格納されている。命
令読出アドレス又はデータ書込アドレスがＰＥＲ１１始
アドレスとＰＥＲ終了アドレスの間にあれば、プログラ
ム割込みが発生する。ＰＥＲ開始アドレスよりＰＥＲ終
了アドレスが小さい場合にはアドレスはラップ・アラウ
ンドしている。
スタ１１にはＰＥＲ終了アドレスが格納されている。命
令読出アドレス又はデータ書込アドレスがＰＥＲ１１始
アドレスとＰＥＲ終了アドレスの間にあれば、プログラ
ム割込みが発生する。ＰＥＲ開始アドレスよりＰＥＲ終
了アドレスが小さい場合にはアドレスはラップ・アラウ
ンドしている。
即ち、ＰＥＲ開始アドレスから最終アドレス番地までと
、θ番地からＰＥＲ終了アドレスまでの間のアドレスが
ＰＥＨによる監視の対象となる。対象となるアドレスが
ＰＥＲ開始アドレスとＰＥＲ終了アドレスの間に存在す
るということは、主記憶装置内の命令の読出事象の場合
には命令の第１バイト目が監視されているアドレスの範
囲に入っていること、主記憶装置内の更新に関しては、
監視されているアドレス内の一部でも更新されることを
意味している。
、θ番地からＰＥＲ終了アドレスまでの間のアドレスが
ＰＥＨによる監視の対象となる。対象となるアドレスが
ＰＥＲ開始アドレスとＰＥＲ終了アドレスの間に存在す
るということは、主記憶装置内の命令の読出事象の場合
には命令の第１バイト目が監視されているアドレスの範
囲に入っていること、主記憶装置内の更新に関しては、
監視されているアドレス内の一部でも更新されることを
意味している。
ところで、複数種類のアドレス・モードを有し、アドレ
ス・モードを任意に選択できる計算機がある。アドレス
・モードには、例えば別ビット・アドレス・モード、
３１ビツト・アドレス・モード。
ス・モードを任意に選択できる計算機がある。アドレス
・モードには、例えば別ビット・アドレス・モード、
３１ビツト・アドレス・モード。
３２ピツ２トーアドＶス・モードとがある。第１図はＰ
ＥＲ開始アドレスとＰＥＲ終テアドレスとの間に命令読
出し又は主記憶書込みで取扱うアドレスが存在するか否
かを調べる従来のアドレス比較方式を示すものであって
、１と２はセレクタ、３は補数回路ｓ４は加算器、５と
６も加算器、７は補数回路、８は実効アドレス・レジス
タ、９はチェック回路、ｌＯは制御レジスタ、１１も制
御レジスタをそれぞれ示している０ 制御レジスタ１０は３２ビツト構成のものでありて。
ＥＲ開始アドレスとＰＥＲ終テアドレスとの間に命令読
出し又は主記憶書込みで取扱うアドレスが存在するか否
かを調べる従来のアドレス比較方式を示すものであって
、１と２はセレクタ、３は補数回路ｓ４は加算器、５と
６も加算器、７は補数回路、８は実効アドレス・レジス
タ、９はチェック回路、ｌＯは制御レジスタ、１１も制
御レジスタをそれぞれ示している０ 制御レジスタ１０は３２ビツト構成のものでありて。
この中にはＰＥＲ開始アドレスが格納されている０制御
レジスタ１１も３２ビツト構成であり、この中にはＰＥ
Ｒ終了開始アドレスが格納されている。アドレス・モ゛
−ドＡはスピット・アドレス・モードを、アドレス・モ
ードＢは３１ビツト・アドレス・モードｔ、アドレス・
モードＣは３２ビツト・アドレス・モードをそれぞれ示
している。現在どのアドレス−モードであるかは％ＰＳ
Ｗで指定されている。セレクタ１は、アドレス・モート
ムである場合には制御レジスタｌＯのビットＯＯないし
ビット０７ｔオール「０」にして出力し、アドレス嗜モ
ードＢの場合には制御レジスタ１０のビット００亀〜を
ｒｏＪ ｒｃ して出力し、アドレス・モードＣでるる
場合には制御レジスタ１０の内容管そのま＼出力する０
セレクタ２は、セレクタｌと同様な動作を行うＯ加算器
４は、制御レジスタ１０の内容と制御レジスタ１１の内
容の大小関係を比較するための専用の加算器であって、
制御レジスタｌＯの内容が制御レジスタ１１の内容より
小さい場合にはθ」のキャリーを出力し、制御レジスタ
１０の内容が制御レジスタ１１の内容より大きい場合に
は、。「ｌ」のキャリーを出力する。加算器５は制御レ
ジスタｌＯの内容の実効アドレス・レジスタ８との差を
求めるものである０加算器６は制御レジスタ１１の内容
と実効アドレス８との差を求めるものである０チ工ツク
回路９は、加算器４の出力、レングス（命令長又はデー
タ・レングス）、加算器５の出力および加算器６の出力
に基づいて実行アドレスがＰＥＲ開始アドレスとＰＥＲ
終了アドレスの関に存在するか否かを調べ、存在する場
合には信号ＣＨＥＣＫ ’ｔ「１」にする。信号ＣＨＥ
ＣＫが「１」忙なると、プログラム割込みが発生する。
レジスタ１１も３２ビツト構成であり、この中にはＰＥ
Ｒ終了開始アドレスが格納されている。アドレス・モ゛
−ドＡはスピット・アドレス・モードを、アドレス・モ
ードＢは３１ビツト・アドレス・モードｔ、アドレス・
モードＣは３２ビツト・アドレス・モードをそれぞれ示
している。現在どのアドレス−モードであるかは％ＰＳ
Ｗで指定されている。セレクタ１は、アドレス・モート
ムである場合には制御レジスタｌＯのビットＯＯないし
ビット０７ｔオール「０」にして出力し、アドレス嗜モ
ードＢの場合には制御レジスタ１０のビット００亀〜を
ｒｏＪ ｒｃ して出力し、アドレス・モードＣでるる
場合には制御レジスタ１０の内容管そのま＼出力する０
セレクタ２は、セレクタｌと同様な動作を行うＯ加算器
４は、制御レジスタ１０の内容と制御レジスタ１１の内
容の大小関係を比較するための専用の加算器であって、
制御レジスタｌＯの内容が制御レジスタ１１の内容より
小さい場合にはθ」のキャリーを出力し、制御レジスタ
１０の内容が制御レジスタ１１の内容より大きい場合に
は、。「ｌ」のキャリーを出力する。加算器５は制御レ
ジスタｌＯの内容の実効アドレス・レジスタ８との差を
求めるものである０加算器６は制御レジスタ１１の内容
と実効アドレス８との差を求めるものである０チ工ツク
回路９は、加算器４の出力、レングス（命令長又はデー
タ・レングス）、加算器５の出力および加算器６の出力
に基づいて実行アドレスがＰＥＲ開始アドレスとＰＥＲ
終了アドレスの関に存在するか否かを調べ、存在する場
合には信号ＣＨＥＣＫ ’ｔ「１」にする。信号ＣＨＥ
ＣＫが「１」忙なると、プログラム割込みが発生する。
第１図の従来のアドレス比較方式は下記のように動作す
る。ＰＥＲ機構が動作して、プログラムが監視されるた
めに必要な実行条件が設定されている場合に、命令読出
し事象又は主記憶更新事象が発生すると、その時点のア
ドレス。モードに従りて制御レジスタ１ｏの内容と制御
レジスタ１１の内容と大小比較、制御レジスタ１０の内
容と実効レジスタ８の内容の差の計算、制御レジスタ１
１の内容と実効アドレス・レジスタ８の差の計算、並び
に上記の演算結果およびレングスに基づくチェックが行
われる。
る。ＰＥＲ機構が動作して、プログラムが監視されるた
めに必要な実行条件が設定されている場合に、命令読出
し事象又は主記憶更新事象が発生すると、その時点のア
ドレス。モードに従りて制御レジスタ１ｏの内容と制御
レジスタ１１の内容と大小比較、制御レジスタ１０の内
容と実効レジスタ８の内容の差の計算、制御レジスタ１
１の内容と実効アドレス・レジスタ８の差の計算、並び
に上記の演算結果およびレングスに基づくチェックが行
われる。
第１図に示すような従来方式は、アドレス・モードに従
う制御レジスタ１０の内容と制御レジスタ１１の内容の
大小比較を命令読出し事象又祉王記憶更新事象が発生す
る度に行っているので性能がこ０分だけ低下するという
欠点含有□すると共に、制御レジスタｌＯの内容と制御
レジスタ１１の内容の大小比較を専用の加算器で行つて
いるので余分の金物を必要とし不経済でるるという欠点
を有している０ 本発明は、上記の欠点を除去するものであって。
う制御レジスタ１０の内容と制御レジスタ１１の内容の
大小比較を命令読出し事象又祉王記憶更新事象が発生す
る度に行っているので性能がこ０分だけ低下するという
欠点含有□すると共に、制御レジスタｌＯの内容と制御
レジスタ１１の内容の大小比較を専用の加算器で行つて
いるので余分の金物を必要とし不経済でるるという欠点
を有している０ 本発明は、上記の欠点を除去するものであって。
所定の主記憶アクセス事象が発生する度にＰＥＲ開始ア
ドレスとＰＥＲ終了アドレスの大小比較を行うことを不
必要とすると共に大小比較のた゛めの専用の加算器を不
要としたアドレス・モード可変計算機におけ゛るアドレ
ス比較方式を提供することを目的としている。そしてそ
のため１本発明によるアドレス・モード可変計算機にお
けるアドレス比較方式は、複数種類Ｑアドレス・モード
を有すると共に、所定の実行条件が設定されている状態
の下で所定の主記憶アクセス事象が生じたとき、当該主
記憶アクセス事象で取扱うアドレスが第１の制御レジス
タで指定されたプログラム・イベント拳レコーディング
開始アドレスと第２の制御レジスタで指定されるプログ
ラムΦイベントｅレコーディング終了アドルスで定める
領域内に存在するか否かを調べるパイプライン方式のア
ドレス・モード可変計算機Ｋ＞けるアドレス比較方式に
おいて、予めアドレス加算器を用いて上記第１の制御レ
ジスタの内容と第２の制御レジスタの内容との差を計算
し、計算結果の所定ビット位置からのキャリーに基づい
て各アドレス・モードＩＩｃシけるプログラム９イベン
ト・レコーディング開始アドレストフログラム・イベン
ト・レコーディング終了アドレスとの大小比較１行い、
これらの比較結果を記憶し、所定の実行条件が設定され
ている状態の下で所定の主記憶アクセス事象が生じたと
き１、ｌｉ Ｉの制御レジスタの内容、に２の制御レジ
スタの内容、実効アドレス・レジスタの内容上記所定の
主記憶アクセス事象の取扱うデータのレングス。
ドレスとＰＥＲ終了アドレスの大小比較を行うことを不
必要とすると共に大小比較のた゛めの専用の加算器を不
要としたアドレス・モード可変計算機におけ゛るアドレ
ス比較方式を提供することを目的としている。そしてそ
のため１本発明によるアドレス・モード可変計算機にお
けるアドレス比較方式は、複数種類Ｑアドレス・モード
を有すると共に、所定の実行条件が設定されている状態
の下で所定の主記憶アクセス事象が生じたとき、当該主
記憶アクセス事象で取扱うアドレスが第１の制御レジス
タで指定されたプログラム・イベント拳レコーディング
開始アドレスと第２の制御レジスタで指定されるプログ
ラムΦイベントｅレコーディング終了アドルスで定める
領域内に存在するか否かを調べるパイプライン方式のア
ドレス・モード可変計算機Ｋ＞けるアドレス比較方式に
おいて、予めアドレス加算器を用いて上記第１の制御レ
ジスタの内容と第２の制御レジスタの内容との差を計算
し、計算結果の所定ビット位置からのキャリーに基づい
て各アドレス・モードＩＩｃシけるプログラム９イベン
ト・レコーディング開始アドレストフログラム・イベン
ト・レコーディング終了アドレスとの大小比較１行い、
これらの比較結果を記憶し、所定の実行条件が設定され
ている状態の下で所定の主記憶アクセス事象が生じたと
き１、ｌｉ Ｉの制御レジスタの内容、に２の制御レジ
スタの内容、実効アドレス・レジスタの内容上記所定の
主記憶アクセス事象の取扱うデータのレングス。
その時点でのアドレス・モードの種類およびその時点で
のアドレス・モードに対応する上記大小比較の記憶内容
に基づ匹て、上記所定の主記憶アクセス事象の取扱うア
ドレスが上記グログ２ム帝イベント・レコーディング開
始アドレスとプログラム・イベント・レコーディング終
了アドレスで定められる領域内に存在するか否かｔｌＩ
Ｉべることを特徴とするものである。以下、１発ｌｌ１
１を図面を参照しつつ説明する０ 篤２図は本発明の１実施例の機能ブロック図。
のアドレス・モードに対応する上記大小比較の記憶内容
に基づ匹て、上記所定の主記憶アクセス事象の取扱うア
ドレスが上記グログ２ム帝イベント・レコーディング開
始アドレスとプログラム・イベント・レコーディング終
了アドレスで定められる領域内に存在するか否かｔｌＩ
Ｉべることを特徴とするものである。以下、１発ｌｌ１
１を図面を参照しつつ説明する０ 篤２図は本発明の１実施例の機能ブロック図。
第３図Ｆｉラップ・ア、ラウンド・チェック拳フロー、
第４図はＰＥＲチェック＠フローを示す図である０第２
図において、 １２はワーキング・アドレス−レジスタ
、１３ｔｉインデツクスｅアドレス・レジスタ、１４は
補数−回路、１５はアドレス加算器、１６ないし１８は
ＡＮＤ回路、ＣＯと０１と０８はラッチをそれぞれ示し
ている。なお、＃Ｉ１図と同一符号は同一物を示してい
るＯ ｒ ＰＥＲ開始アドレスとＰＥＲ終了アドレスの大小比
較を行うと１＆には、ワーキング・アドレス・レジスタ
ルにＰＥＲ開始アドレスが格納され、ＰＥＲ終了アドレ
スがインデックス・レジスタ１３に格納されている。レ
ジスタ１２と超は羽ビット構成である。アドレス加算器
１５は、アドレス計算のためＫも使用されるものである
が、本発明においてはＰＥＲ開始アドレスとＰＥＲ終了
アドレスの大小比較を行うための加算器としても使用さ
れる０アドレス加算器１５のビットＯＯ，ビット０１＝
１ 、ビット□□□からのキャリーは、ラッチＣｏ、Ｃ
１，０８にそれぞれセットされる。ＡＮＤ回路１６は、
アドレス中モードＡが指定されたと１１％ラッチＣＯの
出力を反転して出力する。ＡＮＤ回路１７．１８４同様
な動作を行う。ＡＮＤ回路１６．１７．１８の出力はＯ
Ｒされ、この出力が＋ＷＲＡＰ ＡＲＯＵＮＤ信号と
なる。この信号が「１」であれば、アドレスがラップ・
アラウンドされること管示す。
第４図はＰＥＲチェック＠フローを示す図である０第２
図において、 １２はワーキング・アドレス−レジスタ
、１３ｔｉインデツクスｅアドレス・レジスタ、１４は
補数−回路、１５はアドレス加算器、１６ないし１８は
ＡＮＤ回路、ＣＯと０１と０８はラッチをそれぞれ示し
ている。なお、＃Ｉ１図と同一符号は同一物を示してい
るＯ ｒ ＰＥＲ開始アドレスとＰＥＲ終了アドレスの大小比
較を行うと１＆には、ワーキング・アドレス・レジスタ
ルにＰＥＲ開始アドレスが格納され、ＰＥＲ終了アドレ
スがインデックス・レジスタ１３に格納されている。レ
ジスタ１２と超は羽ビット構成である。アドレス加算器
１５は、アドレス計算のためＫも使用されるものである
が、本発明においてはＰＥＲ開始アドレスとＰＥＲ終了
アドレスの大小比較を行うための加算器としても使用さ
れる０アドレス加算器１５のビットＯＯ，ビット０１＝
１ 、ビット□□□からのキャリーは、ラッチＣｏ、Ｃ
１，０８にそれぞれセットされる。ＡＮＤ回路１６は、
アドレス中モードＡが指定されたと１１％ラッチＣＯの
出力を反転して出力する。ＡＮＤ回路１７．１８４同様
な動作を行う。ＡＮＤ回路１６．１７．１８の出力はＯ
Ｒされ、この出力が＋ＷＲＡＰ ＡＲＯＵＮＤ信号と
なる。この信号が「１」であれば、アドレスがラップ・
アラウンドされること管示す。
命令読出し事象又は主記憶更新事象がＴｏ−）九場合に
は、セレクタｌはアドレス・モードにし九がりて制御レ
ジスタ１１の内容を選択し、セレクタ２もアドレス・モ
ードに従りて制御レジスタ１１の内容を選択する。セレ
クタｌの出力は加算器５に送られ、セレクタ２の出力は
加算器６に送られる。
は、セレクタｌはアドレス・モードにし九がりて制御レ
ジスタ１１の内容を選択し、セレクタ２もアドレス・モ
ードに従りて制御レジスタ１１の内容を選択する。セレ
クタｌの出力は加算器５に送られ、セレクタ２の出力は
加算器６に送られる。
加算器５は送られて米九内容と実効アドレス・レジスタ
８の内容との差を計算し、加算器６も送られて来た内容
と実効アドレス・レジスタ８との差を計算する０チ工ツ
ク回路８は、レングス、＋ＷＲＡＰ ＡＲＯＵＮＤ信
号、加算器５の出力および加算器６の出力に基づいて、
命令読出し事象又は主記憶更新事象で取扱うアドレスが
ＰＥＲ開１１にアドレスとＰＥＲ終了アドレスとの間Ｋ
Ｗ在するか否かをチェックする。
８の内容との差を計算し、加算器６も送られて来た内容
と実効アドレス・レジスタ８との差を計算する０チ工ツ
ク回路８は、レングス、＋ＷＲＡＰ ＡＲＯＵＮＤ信
号、加算器５の出力および加算器６の出力に基づいて、
命令読出し事象又は主記憶更新事象で取扱うアドレスが
ＰＥＲ開１１にアドレスとＰＥＲ終了アドレスとの間Ｋ
Ｗ在するか否かをチェックする。
第３図はラップ・アラウンド・チェック・７μｍ１示す
ものである０本発明の計算機は命令パイプライン方式で
実行するものであり、Ｄは命令のデコードを行うステー
トで６り、Ｒはオペランド書込ドレス管求めるためのイ
ンチツクやベースなどの各レジスタ読出ステート、Ａは
読出されたレジスタの内容から第１オペランドおよび第
２オペランドの実行アドレスを求めストレージ・ユニッ
トに対してアクセス要求管出すステートｓ ＢｌとＢ露
は求められたアドレスを使用して記憶装置をアクセスす
るステートｓ ｉｔとＦｓは求められたオペランド−デ
ータを用いて演算を行うか着しく性オペランド・データ
會記憶装置に格納するステート、ＣＫはデータのチェッ
クを行うステート、Ｗは各種レジスタへの書込ステート
であるＯｌた、ＲＲは演算結果が格納される結果レジス
タ、ＥＡｌないしＥム３はアドレス加算器の入力レジス
タ、ＣＲ１０Ｃ０ＰＹ Ｒ１１ｌ：Ｇは制御レジスタ
１０の；ビーを保持するレジスタ、ＣＲ１１Ｃ０ＰＹ
ＲＥＧは制御レジスタ１１のコピーを保持するレジス
タをそれぞれ示している。これらのレジスタは第２図に
は省略されているが、実際には存在するものである。
ものである０本発明の計算機は命令パイプライン方式で
実行するものであり、Ｄは命令のデコードを行うステー
トで６り、Ｒはオペランド書込ドレス管求めるためのイ
ンチツクやベースなどの各レジスタ読出ステート、Ａは
読出されたレジスタの内容から第１オペランドおよび第
２オペランドの実行アドレスを求めストレージ・ユニッ
トに対してアクセス要求管出すステートｓ ＢｌとＢ露
は求められたアドレスを使用して記憶装置をアクセスす
るステートｓ ｉｔとＦｓは求められたオペランド−デ
ータを用いて演算を行うか着しく性オペランド・データ
會記憶装置に格納するステート、ＣＫはデータのチェッ
クを行うステート、Ｗは各種レジスタへの書込ステート
であるＯｌた、ＲＲは演算結果が格納される結果レジス
タ、ＥＡｌないしＥム３はアドレス加算器の入力レジス
タ、ＣＲ１０Ｃ０ＰＹ Ｒ１１ｌ：Ｇは制御レジスタ
１０の；ビーを保持するレジスタ、ＣＲ１１Ｃ０ＰＹ
ＲＥＧは制御レジスタ１１のコピーを保持するレジス
タをそれぞれ示している。これらのレジスタは第２図に
は省略されているが、実際には存在するものである。
第３図において、最初の７−−のＣＫ、ＷステートでＰ
ＥＲ開始アドレスを計算し、これをレジスタＣＲＩＯＣ
０ＰＹ ＲＫＧＫ入れる。次の７ａ−のＣＫ、Ｗステ
ートでＰＩＣＲ終了アドレスを計算してレジスタＣＲＩ
ＯＣ０ＰＹ ＲＩＧＫ入れる０次のフローＯＡ、Ｂ１
ステートでＣＲ１０Ｃ０ＰＹ ＲＩＧとＣＲＩＩ
Ｃ０ＰＹＲＩＧの減算を行い、ビット００ 、０１・、
ＯＳからの中ヤリ−を検出してラッチＣｏ、Ｃ１，Ｃ８
に書込む。こ−で、キャリーがなければ、アドレスはラ
ップ・アラウンドしている０ 第４図はＰＥＲチェック・フローを示している０第４図
において、ＢＲはベース・レジスタ、ＤＢはディスプレ
イスメント・レジスタ、Ｒ８１ないしＲ８３は割込ステ
ートを示している。ＰＥＲチェック・７０−は、主記憶
更新事象などが発生したとき、書込アドレスが制御レジ
スタ１０と制御レジスタ１１とで監視している領域の中
に存在するか否かを調べ、もし領域内であればプルグラ
ム割込みを起す。プログラム割込を起す条件は、下記の
通りで６るＯ ｋ） 、（ＥＡＲ≧ＣＲ１０ＬＣＨ）ＡＮＤ（ＥＡＲ＞
ＣＲＩＩＬ ＣＨ） アドレスがＣＲＩＯよりも大きく、ＣＲ１１より小さい
。
ＥＲ開始アドレスを計算し、これをレジスタＣＲＩＯＣ
０ＰＹ ＲＫＧＫ入れる。次の７ａ−のＣＫ、Ｗステ
ートでＰＩＣＲ終了アドレスを計算してレジスタＣＲＩ
ＯＣ０ＰＹ ＲＩＧＫ入れる０次のフローＯＡ、Ｂ１
ステートでＣＲ１０Ｃ０ＰＹ ＲＩＧとＣＲＩＩ
Ｃ０ＰＹＲＩＧの減算を行い、ビット００ 、０１・、
ＯＳからの中ヤリ−を検出してラッチＣｏ、Ｃ１，Ｃ８
に書込む。こ−で、キャリーがなければ、アドレスはラ
ップ・アラウンドしている０ 第４図はＰＥＲチェック・フローを示している０第４図
において、ＢＲはベース・レジスタ、ＤＢはディスプレ
イスメント・レジスタ、Ｒ８１ないしＲ８３は割込ステ
ートを示している。ＰＥＲチェック・７０−は、主記憶
更新事象などが発生したとき、書込アドレスが制御レジ
スタ１０と制御レジスタ１１とで監視している領域の中
に存在するか否かを調べ、もし領域内であればプルグラ
ム割込みを起す。プログラム割込を起す条件は、下記の
通りで６るＯ ｋ） 、（ＥＡＲ≧ＣＲ１０ＬＣＨ）ＡＮＤ（ＥＡＲ＞
ＣＲＩＩＬ ＣＨ） アドレスがＣＲＩＯよりも大きく、ＣＲ１１より小さい
。
（ロ） （ＥＡＲ≦ＣＲＩ Ｉ ＬＣＩｉ） ＡＮＤ
（ＷＲＡＰＡＲＯＵＮＤ） アドレスがＣＲＩ １より小さくてＷＲＡＰＡＲＯＵＮ
Ｄしている〇 ぐう （ＥＡＲ＜ＣＲＩＯ≦ＫＡＲ＋Ｌ）ＡＮＤ （
ＥＡＲ≦ＣＲＩ １）・ アドレスＫＬＩＮＧＴＨをプラスしたものがＣＲＩ Ｏ
より大きい。
（ＷＲＡＰＡＲＯＵＮＤ） アドレスがＣＲＩ １より小さくてＷＲＡＰＡＲＯＵＮ
Ｄしている〇 ぐう （ＥＡＲ＜ＣＲＩＯ≦ＫＡＲ＋Ｌ）ＡＮＤ （
ＥＡＲ≦ＣＲＩ １）・ アドレスＫＬＩＮＧＴＨをプラスしたものがＣＲＩ Ｏ
より大きい。
に） （ＥＡＲ＜ＣＲＩＯ≦ＥＡＲ＋Ｌ）ＡＮＤ （
ＷＲＡＰＡＲＯＵＮＤ） ＷＲＡＰ ＡＲＯＵＮＤしていてアドレスＬＥＮＧＴ
ＨをプラスしたものがＣＲＩＯより大きい。
ＷＲＡＰＡＲＯＵＮＤ） ＷＲＡＰ ＡＲＯＵＮＤしていてアドレスＬＥＮＧＴ
ＨをプラスしたものがＣＲＩＯより大きい。
（ホ） （ＷＲＡＰ ＡＲＯＵＮＤ）ＡＮＤ （ア
ドレスがＷＲＡＰＡＲＯＵＮＤ） アドレスもＷＲＡＰ ＡＲＯＵＮＤＬ、ていもここで
、ＷＲＡＰ ＡＲＯＵＮＤは、アドレス・そ−ドによ
りラッチＣｏ、Ｃ１，Ｃ８から読出す０以上の説明から
明らかなように１本発明によれば、各アドレス・モード
におけるＰＩＣＲ開始アドレスとＰＥＲ終了アドレスの
大小比較を所定の主記憶アクセス事象が発生する度に行
う必要がなく。
ドレスがＷＲＡＰＡＲＯＵＮＤ） アドレスもＷＲＡＰ ＡＲＯＵＮＤＬ、ていもここで
、ＷＲＡＰ ＡＲＯＵＮＤは、アドレス・そ−ドによ
りラッチＣｏ、Ｃ１，Ｃ８から読出す０以上の説明から
明らかなように１本発明によれば、各アドレス・モード
におけるＰＩＣＲ開始アドレスとＰＥＲ終了アドレスの
大小比較を所定の主記憶アクセス事象が発生する度に行
う必要がなく。
また、専用の加算器をもつ必要がなくなる０
第１図はＰＥＲ開始アドレスとＰＥＲ終了アドレスとの
間に命令読出し又は主記憶書込みで取扱うアドレスが存
在するか否かを調べる従来のアドレス比較方式を示す図
、第２Ｉ１１は本発明の１実施例の機能ブロック図、第
３図はラップ・アラウンド・チェック・７０−、第４図
はＰＥＲチェック・７Ｅ！−を示す図である。 １と２・・・セレクタ、３・・・補数回路、４・・・加
算器。 ５と６・・・加算器、７・・・補数回路、８・・・実効
アドレス・レジスタ゛、９・・・チェック回路、１０・
・・制御レジスタ、ｌｌ・・・制御レジスタ、 １２・
・・ワーキング・アドレス・レジスタ、 １３・・・イ
ンデックス・アドレス０特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
間に命令読出し又は主記憶書込みで取扱うアドレスが存
在するか否かを調べる従来のアドレス比較方式を示す図
、第２Ｉ１１は本発明の１実施例の機能ブロック図、第
３図はラップ・アラウンド・チェック・７０−、第４図
はＰＥＲチェック・７Ｅ！−を示す図である。 １と２・・・セレクタ、３・・・補数回路、４・・・加
算器。 ５と６・・・加算器、７・・・補数回路、８・・・実効
アドレス・レジスタ゛、９・・・チェック回路、１０・
・・制御レジスタ、ｌｌ・・・制御レジスタ、 １２・
・・ワーキング・アドレス・レジスタ、 １３・・・イ
ンデックス・アドレス０特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 【特許請求の範囲】 複数種類のアドレス・モードを有すると共に。 所定の実行条件が設定されてｈる状態の下で所定の主記
憶アク七ス事象が生じ九とき、轟該主記憶アクセスー象
で取扱うアドレスが第１の制御レジスタで指定されたプ
ログラム・イベント・レコーディング開始アドレスと第
２の制御レジスタで指定されるプログラム拳イベントー
レコーディング終了アドレスで一定める領域内に存在す
るか否かを調べるパイプライン方式のアドレス・モード
可変計算機におけるアドレス比較方式において、予めア
ドレス加算ｇｓを用いて上記第１の制御レジスタの内容
と第２の制御レジスタの内容との差を計算し、計算結果
の所定ビット位置からのキャリーに基づいて各アドレス
・モードにおけるプログラム・イベント９レコーデイン
グ開始アドレスとプログラム・イベント・レコーディン
グ終了アドレスとの大小比較管行い、これらの比較結果
を記憶し。 所定の実行条件が設定されている状態の下で所定の主記
憶アクセス事象が生じたとき、第１の制御レジスタの内
容、第２の制御レジスタの内容、実効アドレス・レジス
タの内容、上記所定の主記憶アクセス事象の取扱うデー
タのレングス、その時点でのアドレス・モードの種類お
よびその時点でのアドレス瞭モードに対応する上記大小
比較の記憶内容に基づいて、上記所定の主記憶アクセス
事象の取扱うアドレスが上記プログツム・イベント・レ
コーディング開始アドレスとプログツム・イベント−レ
コーディング終了アドレスで定められる領域内に存在す
るか否かを調べることを特徴とするアクセス・モード可
変計算機におけるアドレス比較方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102622A JPS584459A (ja) | 1981-06-30 | 1981-06-30 | アドレス・モ−ド可変計算機におけるアドレス比較方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102622A JPS584459A (ja) | 1981-06-30 | 1981-06-30 | アドレス・モ−ド可変計算機におけるアドレス比較方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584459A true JPS584459A (ja) | 1983-01-11 |
| JPS6259341B2 JPS6259341B2 (ja) | 1987-12-10 |
Family
ID=14332338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102622A Granted JPS584459A (ja) | 1981-06-30 | 1981-06-30 | アドレス・モ−ド可変計算機におけるアドレス比較方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584459A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05241897A (ja) * | 1992-02-12 | 1993-09-21 | Nec Corp | 情報処理装置 |
-
1981
- 1981-06-30 JP JP56102622A patent/JPS584459A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05241897A (ja) * | 1992-02-12 | 1993-09-21 | Nec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6259341B2 (ja) | 1987-12-10 |
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