JPS5845680A - メモリ用電源装置 - Google Patents
メモリ用電源装置Info
- Publication number
- JPS5845680A JPS5845680A JP56142344A JP14234481A JPS5845680A JP S5845680 A JPS5845680 A JP S5845680A JP 56142344 A JP56142344 A JP 56142344A JP 14234481 A JP14234481 A JP 14234481A JP S5845680 A JPS5845680 A JP S5845680A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- power supply
- voltage
- supply device
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、メモリ用電源、特（二中火演算処理装置のタ
ロツク周期の所定期間ｑｗ（二情報の書き込みが行なわ
れるメモ９に電力を供給するメモリ用電源装置（１関す
る。
ロツク周期の所定期間ｑｗ（二情報の書き込みが行なわ
れるメモ９に電力を供給するメモリ用電源装置（１関す
る。
従来計算機に使用されているメモリ（二はそのメモリ（
二保存されている記憶が喪失されないように電源が供給
されているが、このメモリに供給される電圧は電源が投
入されてから電源が切れるまで一定の電圧となっている
。また、低消費電力といわれるＣＭＯＳタイプのメモリ
では、電源切断後もデータを保持するため（ニバッテリ
ーなど（二上ってバックアップさＡｔ、メモリに記憶さ
れた情報の喪失を防止している。このような低消費電力
のＣＭＯＳメモリは乾電池で駆動可能なので種々の分野
で使用されているが、メモリの数が多くなると、たとえ
低消費電力であっても電池駆動（二は一定の制約が生ま
れてくるもので、メモリで消費される電力を最小限（ユ
する必要が出てくる。
二保存されている記憶が喪失されないように電源が供給
されているが、このメモリに供給される電圧は電源が投
入されてから電源が切れるまで一定の電圧となっている
。また、低消費電力といわれるＣＭＯＳタイプのメモリ
では、電源切断後もデータを保持するため（ニバッテリ
ーなど（二上ってバックアップさＡｔ、メモリに記憶さ
れた情報の喪失を防止している。このような低消費電力
のＣＭＯＳメモリは乾電池で駆動可能なので種々の分野
で使用されているが、メモリの数が多くなると、たとえ
低消費電力であっても電池駆動（二は一定の制約が生ま
れてくるもので、メモリで消費される電力を最小限（ユ
する必要が出てくる。
従って本発明はこのような点に鑑みなされたもので、電
池での駆動を容易とし、低消費電力でメモリを駆動でき
るメモリ用の電源装置を提供することを目的とする。
池での駆動を容易とし、低消費電力でメモリを駆動でき
るメモリ用の電源装置を提供することを目的とする。
′ 本発明（二よれば、この目的を達成するため巾、中
央演算処理装置とメモリのアクセスの行なわれないクロ
ック周期期間にメモリに供給される電圧を減少させる構
成を採用した。
央演算処理装置とメモリのアクセスの行なわれないクロ
ック周期期間にメモリに供給される電圧を減少させる構
成を採用した。
Ｊ以下、図面（二示す実施例（二基づき、本発明の詳細
な説明する。
な説明する。
第１図（−は、本発明（二よるメモリ用電源の概略が図
示されており、この電源装置は、２つのＮＰＮトランジ
スクＴｒ、、Ｔｒ２から成り、Ｉ・ランジスクＴｒ、の
クロックは抵抗Ｒ８を介して電源電圧Ｖｃｃｉ’ニー接
続され、一方エミッタは抵抗Ｒ２を介してトランジスタ
Ｔｒ２のコレクタ（二接続されている。これらのトラン
ジスタＴｒＨＴｒ２のヘースはそれぞれ中央演算処理装
置（図示せす）のクロックＣＬＫが入力される。またト
ランジスタＴｒｌのコレクタからは電圧Ｖ。が発生し、
これが例えばＣＭＯ５で構成されたメモリ（図示せず）
用の電源電圧となる。
示されており、この電源装置は、２つのＮＰＮトランジ
スクＴｒ、、Ｔｒ２から成り、Ｉ・ランジスクＴｒ、の
クロックは抵抗Ｒ８を介して電源電圧Ｖｃｃｉ’ニー接
続され、一方エミッタは抵抗Ｒ２を介してトランジスタ
Ｔｒ２のコレクタ（二接続されている。これらのトラン
ジスタＴｒＨＴｒ２のヘースはそれぞれ中央演算処理装
置（図示せす）のクロックＣＬＫが入力される。またト
ランジスタＴｒｌのコレクタからは電圧Ｖ。が発生し、
これが例えばＣＭＯ５で構成されたメモリ（図示せず）
用の電源電圧となる。
このよう（ユ構成されたメモリ相電源′市圧の動作を第
２図の波形図を参照しながら説明する。いま、中央演算
処理装置とメモリとのデータのアクセスは、第２図に図
示されたよう（＝クロック（ＣＬＫ）のローレベルの期
間（−おいてアクセスされるもの（３） とする。従ってＴ１の間はメモリ（−アクセスされず、
またＴ２の間でテークにアクセスが行なわれること（二
なる。このクロック（ＣＬ Ｋ、）は第１図のトランジ
スタＴｒｙ、 Ｔｒ、のヘースに入力されるので、りｆ
コックがローレベルのとき２つの１−ランジスタはＯＦ
Ｆとなり、その結果出力電圧Ｖ。は電源電圧Ｖｃｃ近く
まで引き上げられる。また逆にクロック（ＣＬＫ）がハ
イレベルのとき（−は、２つのトランジスタＴｒＨＴｒ
２はＯＮとなり、トランジスタＴｒＩのクロック電圧、
すなわちメモリ（−印加される電源電圧は、抵抗Ｒ８と
抵抗Ｒ２の比（二よって決定され、所定の電圧（−落ち
つく、この場合、この電圧はＣＭＯＳメモリのデータが
破壊されない電圧、例えば３％５ Ｖｃｃの値に設定さ
れる。
２図の波形図を参照しながら説明する。いま、中央演算
処理装置とメモリとのデータのアクセスは、第２図に図
示されたよう（＝クロック（ＣＬＫ）のローレベルの期
間（−おいてアクセスされるもの（３） とする。従ってＴ１の間はメモリ（−アクセスされず、
またＴ２の間でテークにアクセスが行なわれること（二
なる。このクロック（ＣＬ Ｋ、）は第１図のトランジ
スタＴｒｙ、 Ｔｒ、のヘースに入力されるので、りｆ
コックがローレベルのとき２つの１−ランジスタはＯＦ
Ｆとなり、その結果出力電圧Ｖ。は電源電圧Ｖｃｃ近く
まで引き上げられる。また逆にクロック（ＣＬＫ）がハ
イレベルのとき（−は、２つのトランジスタＴｒＨＴｒ
２はＯＮとなり、トランジスタＴｒＩのクロック電圧、
すなわちメモリ（−印加される電源電圧は、抵抗Ｒ８と
抵抗Ｒ２の比（二よって決定され、所定の電圧（−落ち
つく、この場合、この電圧はＣＭＯＳメモリのデータが
破壊されない電圧、例えば３％５ Ｖｃｃの値に設定さ
れる。
このように、本発明ではクロック（ＣＬＫ）がハイレベ
ルの時間（Ｔ、）においては中央演算処理装置とメモリ
間とのデータのやり取りがないため、例えばＣＭＯ５の
テークが破壊されない範囲、すなわち最も電力消費の少
ない電圧までメモリの電源を低く落とし、−刃欠のクロ
ック（ＣＬＫ）がロー（４） レベルの時間（Ｔ２）においては、実際（二中央演算処
理装置とメモリとのデータのアクセスがあるため、メモ
リ（二対し正規の電源電圧Ｖｃｃを入力させるようにし
ている。
ルの時間（Ｔ、）においては中央演算処理装置とメモリ
間とのデータのやり取りがないため、例えばＣＭＯ５の
テークが破壊されない範囲、すなわち最も電力消費の少
ない電圧までメモリの電源を低く落とし、−刃欠のクロ
ック（ＣＬＫ）がロー（４） レベルの時間（Ｔ２）においては、実際（二中央演算処
理装置とメモリとのデータのアクセスがあるため、メモ
リ（二対し正規の電源電圧Ｖｃｃを入力させるようにし
ている。
このように、本発明（二よれば、中央演算処理装置とメ
モリとのアクセスの行なわれないクロック周期期間内に
おいては、メモリに供給される電圧を減少させるよう（
ニしているので、電池などの小容量の電源で駆動するこ
とができ、低消費電力を実現したメモリ用電源装置が得
られる。
モリとのアクセスの行なわれないクロック周期期間内に
おいては、メモリに供給される電圧を減少させるよう（
ニしているので、電池などの小容量の電源で駆動するこ
とができ、低消費電力を実現したメモリ用電源装置が得
られる。
第１図は本発明Ｃ−よるメモリ用電源装置の構成を示し
た回路図、第２図は第１図（二よる装置の動作を説明し
たタイミングチャート図である。 ＣＬＫ・・・タロツク Ｖｃｃ・・・電源Ｖｏ・・
・メモリ用電源電圧。
た回路図、第２図は第１図（二よる装置の動作を説明し
たタイミングチャート図である。 ＣＬＫ・・・タロツク Ｖｃｃ・・・電源Ｖｏ・・
・メモリ用電源電圧。
Claims (2)
- （１）中央演算処理装置のクロック周期の所定期間アク
・セスされて情報の読み書きが行なわれるメモ’Ｊ＋−
電力を供給する電源装置において、前記中央演算処理装
置とメモリのアクセスの行なわれないタロツク周期ル」
間にメモリＣ二供給される電圧を減少させることを特徴
とするメモリ用電源装置。 - （２）前記アクセスの行なわれないタロツク周期期間中
ニメモリのデータが破壊されない限界点まで電圧を減少
させることを特徴とする特許請求の範囲第１項（二記載
のメモリ用電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142344A JPS5845680A (ja) | 1981-09-11 | 1981-09-11 | メモリ用電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142344A JPS5845680A (ja) | 1981-09-11 | 1981-09-11 | メモリ用電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5845680A true JPS5845680A (ja) | 1983-03-16 |
Family
ID=15313171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142344A Pending JPS5845680A (ja) | 1981-09-11 | 1981-09-11 | メモリ用電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5845680A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280094A (ja) * | 1985-06-05 | 1986-12-10 | Nec Ic Microcomput Syst Ltd | 基準電圧発生回路 |
-
1981
- 1981-09-11 JP JP56142344A patent/JPS5845680A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280094A (ja) * | 1985-06-05 | 1986-12-10 | Nec Ic Microcomput Syst Ltd | 基準電圧発生回路 |
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