JPS5845682A - Ｌｒｕエラ−処理方式 - Google Patents
Ｌｒｕエラ−処理方式Info
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- JPS5845682A JPS5845682A JP56134572A JP13457281A JPS5845682A JP S5845682 A JPS5845682 A JP S5845682A JP 56134572 A JP56134572 A JP 56134572A JP 13457281 A JP13457281 A JP 13457281A JP S5845682 A JPS5845682 A JP S5845682A
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- JP
- Japan
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- block
- circuit
- lru
- error
- replaced
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- Granted
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/126—Replacement control using replacement algorithms with special data handling, e.g. priority of data or instructions, handling errors or pinning
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は＋ ＴＪ ＲＵ （Ｌｅａｓｔ Ｒｅｃｅｎｔ
ｌｙ Ｕｓｅｄ）を行っているセット・アンシアティプ
方式のバッファ記憶装置において、ＬＲ，Ｕ回路にエラ
ーが発生したとき、所定の論理で定められるブロックを
リプレース・ブロックとするようにしたＬ ｉもＵエラ
ー処理方式に関するものである。
ｌｙ Ｕｓｅｄ）を行っているセット・アンシアティプ
方式のバッファ記憶装置において、ＬＲ，Ｕ回路にエラ
ーが発生したとき、所定の論理で定められるブロックを
リプレース・ブロックとするようにしたＬ ｉもＵエラ
ー処理方式に関するものである。
一般に、ＬＲＵ方式を採用しているバッファ記憶装置で
は、最も以前に参照されたブロックは以後最も使用され
ないという仮定に基づくアルゴリズムに従ってＬＲＵ回
路の各ビットをアップティトシ、リプレースすべきブロ
ックを決定するためＬＲＵ回路の情報を読出し、リプレ
ース・アルゴリズムに基づいて各ビットをテコードして
唯一っのブロックを決定している。いま、ＬＲＴＪ回路
の固定障害や間欠障害により予定パターンにないバクー
ンが発生し、リフ”レース・アルゴリズム力くずれて、
リプレース・ブロックを決定する場合に何れのブロック
も選択されないというエラーカ発生したとき、スワップ
方式のバッファ記憶装置にとっては重大な障害となり、
システム・ダウンの原因となる。また、」＝記のＬＲＵ
エラーの対策として、Ｔ、ＲＵ回路の二重化を行えば、
システム・ダウンは防止できるが物量やコストが大きく
なってしまう。
は、最も以前に参照されたブロックは以後最も使用され
ないという仮定に基づくアルゴリズムに従ってＬＲＵ回
路の各ビットをアップティトシ、リプレースすべきブロ
ックを決定するためＬＲＵ回路の情報を読出し、リプレ
ース・アルゴリズムに基づいて各ビットをテコードして
唯一っのブロックを決定している。いま、ＬＲＴＪ回路
の固定障害や間欠障害により予定パターンにないバクー
ンが発生し、リフ”レース・アルゴリズム力くずれて、
リプレース・ブロックを決定する場合に何れのブロック
も選択されないというエラーカ発生したとき、スワップ
方式のバッファ記憶装置にとっては重大な障害となり、
システム・ダウンの原因となる。また、」＝記のＬＲＵ
エラーの対策として、Ｔ、ＲＵ回路の二重化を行えば、
システム・ダウンは防止できるが物量やコストが大きく
なってしまう。
本発明は、上記の問題点を仰ｒ決するものであって、物
」けやコストを大きくすること々＜ Ｌ Ｉｔ、 Ｕ回
路のエラーに対処できるようにしたＬ １−＜、 Ｕエ
ラー処理方式を提供することを目的としている。そして
そのため、本発明のＬ几Ｕエラー処理方式は、アンシア
ティブ・レベルが複数個あり、アンシアテイブ・レベル
単位でデリートが可能であると共にＬ Ｉｔ Ｕ法を用
いているセット・アンシアティプ方式のバッファ記憶装
置において、最近もっとも使用されていないブロックを
示すためのＬ ＲＵ情報を記憶するＬ ］も０１回にエ
ラーが発生したことに起因してリプレースすべきブロッ
クを決定することが出来ないという事態が発生した場合
、デリートされていないアンンアテイブ・レベルのブロ
ックの内の１つを固定的にリプレースすべきブロックと
することを特徴とするものである。以下。
」けやコストを大きくすること々＜ Ｌ Ｉｔ、 Ｕ回
路のエラーに対処できるようにしたＬ １−＜、 Ｕエ
ラー処理方式を提供することを目的としている。そして
そのため、本発明のＬ几Ｕエラー処理方式は、アンシア
ティブ・レベルが複数個あり、アンシアテイブ・レベル
単位でデリートが可能であると共にＬ Ｉｔ Ｕ法を用
いているセット・アンシアティプ方式のバッファ記憶装
置において、最近もっとも使用されていないブロックを
示すためのＬ ＲＵ情報を記憶するＬ ］も０１回にエ
ラーが発生したことに起因してリプレースすべきブロッ
クを決定することが出来ないという事態が発生した場合
、デリートされていないアンンアテイブ・レベルのブロ
ックの内の１つを固定的にリプレースすべきブロックと
することを特徴とするものである。以下。
本発明を図面を＃照しつつ説明する。
第１図は本発明の第１笑施例のブロック図、第２図はセ
ット・アンシアテイブ方式のバッファ記憶装置を説明す
る図、第３図は本発明の第２実施例のブロック図である
。
ット・アンシアテイブ方式のバッファ記憶装置を説明す
る図、第３図は本発明の第２実施例のブロック図である
。
第１図１でおいて、１は要求アドレス・レジスタ、２−
０ないし２− ｍ −１はタグ部−：１−０ないし３−
ｍ−１は一致回路、４はアップティト・ロジック回路、
５はＬ Ｈ・Ｕアドレス・レジスタ、６ｉｄＬ１’ＬＵ
回路、７はリプレース・ロジック回路、８けリカバリ・
ロジック回路、９はエラー・チェック回路、１０はセレ
クタをそれぞれ示している。
０ないし２− ｍ −１はタグ部−：１−０ないし３−
ｍ−１は一致回路、４はアップティト・ロジック回路、
５はＬ Ｈ・Ｕアドレス・レジスタ、６ｉｄＬ１’ＬＵ
回路、７はリプレース・ロジック回路、８けリカバリ・
ロジック回路、９はエラー・チェック回路、１０はセレ
クタをそれぞれ示している。
要求アドレス・レジスタ１に〃：１”、要求アドレスが
セットされる。タグ部２−０．２−１．． ・・・２−
韮：Ｔのそれぞれはバッファ記憶装置のアンシアディプ
９レベル０，１．・・・ｒｎ −１のそれぞれに対応し
ている。第２図に示すように、バッファ記憶装置ＢＳは
アンシアティフ“Ｑレベル０ないｌ、 ｍ −１を有し
ており、各アンゾアティプΦメモ）ノ単位は１個のセッ
トに分割されている。１個の分割単位全本明細書ではブ
ロックという。主配憶装置ＭＳにおいても１個のブロッ
クＢごとに１個のメモリ単位を構成している。プログラ
ム実行時にＬｌ−１必要な主記憶Ｍ ＳのブロックＢの
データは同一のセットに属するｍ個のブロックＢのうち
のどれかに移される。バッファ記憶をアクセスする２き
、タグ部２−０．２−１． ・・・２− Ｉｌｌ −
１のそれぞれは、セット・アドレスによって検索され、
上位アドレスが読出される。各タフ′笥（２−０，２−
１，・・・２−ｍ −１から読出された上位アドレスは
、一致回路３−０．３＝１． ・・・３−ｍ−１によ
って要求アドレス・レジスタ１の王位アドレスと）七較
される。
セットされる。タグ部２−０．２−１．． ・・・２−
韮：Ｔのそれぞれはバッファ記憶装置のアンシアディプ
９レベル０，１．・・・ｒｎ −１のそれぞれに対応し
ている。第２図に示すように、バッファ記憶装置ＢＳは
アンシアティフ“Ｑレベル０ないｌ、 ｍ −１を有し
ており、各アンゾアティプΦメモ）ノ単位は１個のセッ
トに分割されている。１個の分割単位全本明細書ではブ
ロックという。主配憶装置ＭＳにおいても１個のブロッ
クＢごとに１個のメモリ単位を構成している。プログラ
ム実行時にＬｌ−１必要な主記憶Ｍ ＳのブロックＢの
データは同一のセットに属するｍ個のブロックＢのうち
のどれかに移される。バッファ記憶をアクセスする２き
、タグ部２−０．２−１． ・・・２− Ｉｌｌ −
１のそれぞれは、セット・アドレスによって検索され、
上位アドレスが読出される。各タフ′笥（２−０，２−
１，・・・２−ｍ −１から読出された上位アドレスは
、一致回路３−０．３＝１． ・・・３−ｍ−１によ
って要求アドレス・レジスタ１の王位アドレスと）七較
される。
バッフアル”＝ ｔａ 装置１３ ＳにＪ：、アンンア
ティフ”・レベル毎にデリートすることが出来る。何才
１．のアンシアティブ・レベルがデリートされているが
Ｖ↓、オペレーティング−ステートロレジスタ０ＰＳＲ
によって指示される。一致回路３−０ないし３−ｍ−１
のうちの何れかがタグー炊信−号を出力する場合には、
アップティト・ロジック回路４は、古さ順序を示すＬＲ
Ｕパターンを新たに生成する。アップディト・ロジック
回路４で作成されたＬ１ｔＵパターンはＴ、 ＲＴ、Ｊ
回路６に書込まれる。ＬＲＵ回路６は、セット毎にその
セットに属するブロックのデータの古さ順序を示す情報
を記憶（〜でいる。タグ部２−０ないし２− ｍ −１
に該当するアドレスが存在しなかった場合には、要求ア
ドレス・レジスタ１の内のセット・アドレスがＬ ＲＵ
アドレス・レジスタ５にセットされ、Ｌ ＲＵ回路６の
読出しが行われる。Ｔ、 Ｉ（、Ｕ回路６から読出され
たＬ Ｒ，Ｕ情報は、リプレース・ロジック回路７に入
力され、リグレース・ロジック回五洛７は、このＬｌｌ
、Ｕ情報とデリート・アンシアティブ・レベル情報とに
基づいてデリートされていないブロックの中から１個の
リプレースすべきブロックを決定する。リカバリ・ロジ
ック８は、デリート・アンシアティブ・レベル情報に基
づいてリプレース・ブロックヲ固定的に決定する。エラ
ー・チェックに１路９は。
ティフ”・レベル毎にデリートすることが出来る。何才
１．のアンシアティブ・レベルがデリートされているが
Ｖ↓、オペレーティング−ステートロレジスタ０ＰＳＲ
によって指示される。一致回路３−０ないし３−ｍ−１
のうちの何れかがタグー炊信−号を出力する場合には、
アップティト・ロジック回路４は、古さ順序を示すＬＲ
Ｕパターンを新たに生成する。アップディト・ロジック
回路４で作成されたＬ１ｔＵパターンはＴ、 ＲＴ、Ｊ
回路６に書込まれる。ＬＲＵ回路６は、セット毎にその
セットに属するブロックのデータの古さ順序を示す情報
を記憶（〜でいる。タグ部２−０ないし２− ｍ −１
に該当するアドレスが存在しなかった場合には、要求ア
ドレス・レジスタ１の内のセット・アドレスがＬ ＲＵ
アドレス・レジスタ５にセットされ、Ｌ ＲＵ回路６の
読出しが行われる。Ｔ、 Ｉ（、Ｕ回路６から読出され
たＬ Ｒ，Ｕ情報は、リプレース・ロジック回路７に入
力され、リグレース・ロジック回五洛７は、このＬｌｌ
、Ｕ情報とデリート・アンシアティブ・レベル情報とに
基づいてデリートされていないブロックの中から１個の
リプレースすべきブロックを決定する。リカバリ・ロジ
ック８は、デリート・アンシアティブ・レベル情報に基
づいてリプレース・ブロックヲ固定的に決定する。エラ
ー・チェックに１路９は。
リプレース−ロジック回路７かリプレース・ブロックを
決定できないことを検出すると、エラーが発生したと判
断し、セレクタ１０に対してリカバリ・ロジック回路８
の出力を選択すべきことを指示（−、エラー々しの場合
Ｖはセレクタ１０に対してｊｌブ１／−ス・ロジック回
路７の出力を選択すべきことを指示する。セレクタ１０
の出力は、リプレースすべきブロックのアンシアテイブ
・レベルを表わす。
決定できないことを検出すると、エラーが発生したと判
断し、セレクタ１０に対してリカバリ・ロジック回路８
の出力を選択すべきことを指示（−、エラー々しの場合
Ｖはセレクタ１０に対してｊｌブ１／−ス・ロジック回
路７の出力を選択すべきことを指示する。セレクタ１０
の出力は、リプレースすべきブロックのアンシアテイブ
・レベルを表わす。
第３図は本発明の第２笑′Ｍｌ１例の要部を示すもので
ある。第３図において、８′はフリ・ツブ・フロップを
それぞれ示している。ガお、第１図と同−符）Ｊは同一
！吻を示している。第２実施例においては。
ある。第３図において、８′はフリ・ツブ・フロップを
それぞれ示している。ガお、第１図と同−符）Ｊは同一
！吻を示している。第２実施例においては。
セレクタ１０の出力はフリップ・フロップ８′にセット
される。エラー・チェック回路９かエラーを検出すると
、フリップ・フロップ８′に訃ｉ・１殖されているアン
シアテイフ・レベルがセレクタ１０から出力されろ。
される。エラー・チェック回路９かエラーを検出すると
、フリップ・フロップ８′に訃ｉ・１殖されているアン
シアテイフ・レベルがセレクタ１０から出力されろ。
以上の説明から明らか々ように１本発明によ扛し、丁。
（（ｌ Ｌ Ｉ？、 Ｕエラーによるシステム・ダウ
ンを防止できろこと。
ンを防止できろこと。
（ロ） ］’、 ］’Ｌ Ｕ ２ ｌｉ化の方法より
、少ない回路の追加だけで実現できる。
、少ない回路の追加だけで実現できる。
（ハ） Ｌ Ｒ，Ｕ回路ば１（・ＡＭなどのメモリで構
成するので、エラーは固定障害よりも間欠障害が多いた
めＬｌ（・Ｕ２２重化方のように・・−ドの物月・を増
やさなくても本発明で対応できる。
成するので、エラーは固定障害よりも間欠障害が多いた
めＬｌ（・Ｕ２２重化方のように・・−ドの物月・を増
やさなくても本発明で対応できる。
（勾 Ｌ ＲＵ ２重化方式より安価である。
等の効果を奏することが出来る。
第１図は本発明の第１実施例のブロック図、第２図はセ
ット・アンシアティブ方式のバ・ソファ記憶装置を説明
する図、第３図は本発明の第２実施例である。 １・・・要求アドレス中レジスタ、２−（ｔ々いし２−
ｍ−１・・・タグ笥Ｓ、３−０ないし３− ｍ −１・
・・一致回路、４・・・アラグチイト・ロジック回路。 ５・・・Ｌ ＲＵアドレス・レジスタ％ ６・・、Ｌ几
Ｕ回路、７・・・リプレース・ロジック回路、８・・・
リカバリ・ロジック回路、９・・・エラー・チェック回
路、１０・・・セレクタ、８′・・・フリップ・フロッ
プ。 ン ７２図 ３ 才３図 手 続 補 正 書（審査請求時） １、事件の表示 昭和５６年特許願第１３４５７２号
２、発明の名称 ＬＲＵエラー処理方式３、補正をする
者 事件との関係 特許出願人 住 所 神奈川県用崎市中ｆｉｉＬ区上小ＩＴ、Ｉ
ＬＩＩ １０１５番地氏 名 （５２２）富士通株式会
社 代表者 山 本 卓 眞 ４、代理人 ） ５、補正により増加する発明の数 なし補 正
の 内 容 １、 明細１．０特許請求の範囲全下記のように補正す
る。 ［主記憶装置を複数のブロックに分割し、そのうちの一
部のブロックの写しを記憶するとともに、新たなブロッ
クの記憶に際して追い出すべき１つのブロック１ＬＲＵ
法に基づいて指示する追い出しブロック指示手段をそな
えたバッファ記憶装置において、上記追い出しブロック
指示手段が２以上のブロックを指示するか、または１つ
のブロックも指示しない状態になったことを検出するエ
ラー検出手段と、上記ＬＲＵ法とは異なる論理に基づい
て１つのブロックを指示する第２の追い出しブロック指
示手段とを設け、上記エラー検出手段がエラーを検出し
たことに応答して、上記第２の追い出しブロック指示手
段の指示するブロックを追い出しブロックとすること全
特徴とするＬＲＵエラー処理方式。」 ２、明細書第２頁第２行の「ナツト・アソシアテイブ方
式の」を削除する◎ ３．明細書第３頁第１０行ないし第２０行の「アソシア
ティブ・レベル・・・・・・特徴とするものである。」
全下記のように補正する。 ［主記憶装置を複数のブロックに分割し、そのうちの一
部のブロックの写しを記憶するとともに、新たなブロッ
クの記憶に際して追い出すべ＠１つのブロックをＬＲＵ
法に基づいて指示する追い出しブロック指示手段をそな
えたバッファ記憶装置において、上記追い出しブロック
指示手段が２以上のブロックを指示するか、または１つ
のブロックも指示しない状態になったこと全検出するエ
ラー検出手段と、上記Ｌ ＲＵ法とは異なる論理に基づ
いて１つのブロック全指示する第２の追い出しブロック
指示手段とを設け、上記エラー検出手段がエラー全検出
したことに応答して、上記第２の追い出しブロック指示
手段の指示するブロックを追い出しブロックとすること
を特徴とするものである。」 以 上 ４９９−
ット・アンシアティブ方式のバ・ソファ記憶装置を説明
する図、第３図は本発明の第２実施例である。 １・・・要求アドレス中レジスタ、２−（ｔ々いし２−
ｍ−１・・・タグ笥Ｓ、３−０ないし３− ｍ −１・
・・一致回路、４・・・アラグチイト・ロジック回路。 ５・・・Ｌ ＲＵアドレス・レジスタ％ ６・・、Ｌ几
Ｕ回路、７・・・リプレース・ロジック回路、８・・・
リカバリ・ロジック回路、９・・・エラー・チェック回
路、１０・・・セレクタ、８′・・・フリップ・フロッ
プ。 ン ７２図 ３ 才３図 手 続 補 正 書（審査請求時） １、事件の表示 昭和５６年特許願第１３４５７２号
２、発明の名称 ＬＲＵエラー処理方式３、補正をする
者 事件との関係 特許出願人 住 所 神奈川県用崎市中ｆｉｉＬ区上小ＩＴ、Ｉ
ＬＩＩ １０１５番地氏 名 （５２２）富士通株式会
社 代表者 山 本 卓 眞 ４、代理人 ） ５、補正により増加する発明の数 なし補 正
の 内 容 １、 明細１．０特許請求の範囲全下記のように補正す
る。 ［主記憶装置を複数のブロックに分割し、そのうちの一
部のブロックの写しを記憶するとともに、新たなブロッ
クの記憶に際して追い出すべき１つのブロック１ＬＲＵ
法に基づいて指示する追い出しブロック指示手段をそな
えたバッファ記憶装置において、上記追い出しブロック
指示手段が２以上のブロックを指示するか、または１つ
のブロックも指示しない状態になったことを検出するエ
ラー検出手段と、上記ＬＲＵ法とは異なる論理に基づい
て１つのブロックを指示する第２の追い出しブロック指
示手段とを設け、上記エラー検出手段がエラーを検出し
たことに応答して、上記第２の追い出しブロック指示手
段の指示するブロックを追い出しブロックとすること全
特徴とするＬＲＵエラー処理方式。」 ２、明細書第２頁第２行の「ナツト・アソシアテイブ方
式の」を削除する◎ ３．明細書第３頁第１０行ないし第２０行の「アソシア
ティブ・レベル・・・・・・特徴とするものである。」
全下記のように補正する。 ［主記憶装置を複数のブロックに分割し、そのうちの一
部のブロックの写しを記憶するとともに、新たなブロッ
クの記憶に際して追い出すべ＠１つのブロックをＬＲＵ
法に基づいて指示する追い出しブロック指示手段をそな
えたバッファ記憶装置において、上記追い出しブロック
指示手段が２以上のブロックを指示するか、または１つ
のブロックも指示しない状態になったこと全検出するエ
ラー検出手段と、上記Ｌ ＲＵ法とは異なる論理に基づ
いて１つのブロック全指示する第２の追い出しブロック
指示手段とを設け、上記エラー検出手段がエラー全検出
したことに応答して、上記第２の追い出しブロック指示
手段の指示するブロックを追い出しブロックとすること
を特徴とするものである。」 以 上 ４９９−
Claims (1)
- アンシアテイブ争レベルが複数個あり、アンシアテイブ
・レベル単位でデリートが可能であると共にＬ ＲＵ法
を用いているセット・アンシアティプ方式のバッファ記
憶装置において、最近もっとも使用されていないブロッ
クを示すだめのＬＲＵ情報を記憶するＬ ＲＵ回路にエ
ラーが発生したことに起因してリプレースすべきブロッ
クを決定することが出来外いという事態が発生した場合
、デリートされていないアンシアテイブ・レベルのブロ
ックの内の１つを固定的にリプレースすべきブロックと
することを特徴とするＬ ｉもＵエラー処理方式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134572A JPS6049950B2 (ja) | 1981-08-27 | 1981-08-27 | Ｌｒｕエラ−処理方式 |
| US06/411,318 US4507729A (en) | 1981-08-27 | 1982-08-25 | Error processing system using two different types of replace logic |
| AU87751/82A AU553410B2 (en) | 1981-08-27 | 1982-08-26 | Error processing system for buffer storage |
| CA000410171A CA1182925A (en) | 1981-08-27 | 1982-08-26 | Error processing system for buffer storage |
| ES515283A ES515283A0 (es) | 1981-08-27 | 1982-08-26 | Sistema de procesamiento de errores para un deposito de memoria de tipo buffer. |
| DE8282304537T DE3277555D1 (en) | 1981-08-27 | 1982-08-27 | Error processing system for buffer store |
| BR8205042A BR8205042A (pt) | 1981-08-27 | 1982-08-27 | Sistema de processamento de erros |
| EP82304537A EP0073666B1 (en) | 1981-08-27 | 1982-08-27 | Error processing system for buffer store |
| KR8203866A KR880000300B1 (ko) | 1981-08-27 | 1982-08-27 | 버퍼 메모리의 에러 처리 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134572A JPS6049950B2 (ja) | 1981-08-27 | 1981-08-27 | Ｌｒｕエラ−処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5845682A true JPS5845682A (ja) | 1983-03-16 |
| JPS6049950B2 JPS6049950B2 (ja) | 1985-11-06 |
Family
ID=15131476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56134572A Expired JPS6049950B2 (ja) | 1981-08-27 | 1981-08-27 | Ｌｒｕエラ−処理方式 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4507729A (ja) |
| EP (1) | EP0073666B1 (ja) |
| JP (1) | JPS6049950B2 (ja) |
| KR (1) | KR880000300B1 (ja) |
| AU (1) | AU553410B2 (ja) |
| BR (1) | BR8205042A (ja) |
| CA (1) | CA1182925A (ja) |
| DE (1) | DE3277555D1 (ja) |
| ES (1) | ES515283A0 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01314359A (ja) * | 1988-06-14 | 1989-12-19 | Mitsubishi Electric Corp | 最優劣決定回路 |
| WO2007097028A1 (ja) * | 2006-02-27 | 2007-08-30 | Fujitsu Limited | Ｌｒｕ制御装置、ｌｒｕ制御方法およびｌｒｕ制御プログラム |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0173556A3 (en) * | 1984-08-31 | 1987-05-27 | Texas Instruments Incorporated | Hierarchical architecture for determining the least recently used cache memory |
| US5146604A (en) * | 1986-06-06 | 1992-09-08 | Canon Kabushiki Kaisha | Information filing apparatus that stores and erases information based on frequency of its use |
| JPH0679297B2 (ja) * | 1987-02-09 | 1994-10-05 | 日本電気アイシーマイコンシステム株式会社 | 順序記憶制御回路 |
| JPS63240959A (ja) * | 1987-03-28 | 1988-10-06 | Toshio Takagi | 散水用ノズル |
| JPS63257854A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | Ｌｒｕメモリ障害検出回路 |
| US5136706A (en) * | 1987-04-30 | 1992-08-04 | Texas Instruments Incorporated | Adaptive memory management system for collection of garbage in a digital computer |
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