JPS5846680A - 記憶素子 - Google Patents
記憶素子Info
- Publication number
- JPS5846680A JPS5846680A JP56145328A JP14532881A JPS5846680A JP S5846680 A JPS5846680 A JP S5846680A JP 56145328 A JP56145328 A JP 56145328A JP 14532881 A JP14532881 A JP 14532881A JP S5846680 A JPS5846680 A JP S5846680A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- electrode
- semiconductor
- semiconductor thin
- memory element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は強銹電体記憶素子に係り、特に素子の微細化お
よび高速化に関するものである。
よび高速化に関するものである。
従来の強−電体記憶素子としては第１図（−の工うに強
酵電体基板１ｍの一方の面に半導体薄膜２ａを被着し、
共通電極８、絖み出し′Ｗ１１極５、および基板の反対
向に薔き込み１１億番を形成したもの。
酵電体基板１ｍの一方の面に半導体薄膜２ａを被着し、
共通電極８、絖み出し′Ｗ１１極５、および基板の反対
向に薔き込み１１億番を形成したもの。
および第１図（−のように半導体基板２ｂ上に電界効果
トランジスタを形成し、チャ／ネル部分の上に強Ｉ電体
薄［１ｂを形成して共通電極（ノース電＊）ＢｓＷｌみ
出し電極（ドレイン電極）５．および書き込み電極（ゲ
ート電極）４を形成したものがある・前者は強−電体の
厚さか厚い友めに分極ドメインか小さくできず、素子の
微細化か不可能であり、ま几後者は比較的微細化が容易
であるが、ソース、ドレインのＡａ！＃Ｊｆ拡敢層６お
よびその両側面に形成される比較的大きなフィールド鍼
化膜７のために構造が複雑であり、微細化への制約があ
る。ま次両省において、薔き込み時の電流通路はｇ１図
１ａ） ｅ （ｂ）の矢印８で示されるように半導体領
域の横方向となり、抵抗値が高いために分極反転のスピ
ードが遅くなる。
トランジスタを形成し、チャ／ネル部分の上に強Ｉ電体
薄［１ｂを形成して共通電極（ノース電＊）ＢｓＷｌみ
出し電極（ドレイン電極）５．および書き込み電極（ゲ
ート電極）４を形成したものがある・前者は強−電体の
厚さか厚い友めに分極ドメインか小さくできず、素子の
微細化か不可能であり、ま几後者は比較的微細化が容易
であるが、ソース、ドレインのＡａ！＃Ｊｆ拡敢層６お
よびその両側面に形成される比較的大きなフィールド鍼
化膜７のために構造が複雑であり、微細化への制約があ
る。ま次両省において、薔き込み時の電流通路はｇ１図
１ａ） ｅ （ｂ）の矢印８で示されるように半導体領
域の横方向となり、抵抗値が高いために分極反転のスピ
ードが遅くなる。
本発明の目的は前記のような制約を除き、は−化と高速
化が可能な素子構造を提供しようとするものであり、第
２図（−〜Ａに基づいてその前値を貌萌する◎第Ｓ図鑞
−は本発明の構造を示す凶であり、絶縁体基板９よに査
き込み電極番、強妨電体薄ＮＸ１ｂ１牛導体薄ＭＸＺ
ａｓ絶縁体薄膜ｌＯお工び齋き込みｔ徳４ｔ−積層し、
半導体薄膜２ａの両端に絖み出し１１極５を設けている
。
化が可能な素子構造を提供しようとするものであり、第
２図（−〜Ａに基づいてその前値を貌萌する◎第Ｓ図鑞
−は本発明の構造を示す凶であり、絶縁体基板９よに査
き込み電極番、強妨電体薄ＮＸ１ｂ１牛導体薄ＭＸＺ
ａｓ絶縁体薄膜ｌＯお工び齋き込みｔ徳４ｔ−積層し、
半導体薄膜２ａの両端に絖み出し１１極５を設けている
。
本発明の第ｌの特徴は前記のように強峰・電体を含む全
＊ｇ’ａ’累を薄層化し、分極のドメインサイズによる
制約を除き、構造を半縄比して素子の微細化を可能とし
、また蓄き込み電圧の印加力向を、＠Ｓ図（ｍｌの矢印
８のように膜間に−１として、分極反転のスピードを向
上させることである。
＊ｇ’ａ’累を薄層化し、分極のドメインサイズによる
制約を除き、構造を半縄比して素子の微細化を可能とし
、また蓄き込み電圧の印加力向を、＠Ｓ図（ｍｌの矢印
８のように膜間に−１として、分極反転のスピードを向
上させることである。
第３図（−およびｌｃｊはそれぞれ８値偏号の“ｌ“お
よび１０１に対応しｆｃ記憶状態での各層の電荷密度±
Ｑを示す図である。半導体薄膜２ａ中の電荷密度および
その極性によって読み出し電極５間の導電率が決定され
、半導体薄膜がｎ型のときはマイナス電荷のとき導通、
プラス電荷のとき非導通となる・ことで、半導体薄膜２
ａＫ＠き込み電＋ｆｉ４を直接積層すると、同電極に発
生する電荷の友めに半導体薄膜中の電荷は打消され、電
荷密度は第３図１ｂＪ 、 ｌｃ）の点線で示した分布
１巌となり、読み出し電極間の導電率変化は惚めて小さ
くなる。そこで、本発明の第２の特徴は半導体薄ｎ５ｔ
＝ａと着き込み電＠会との閾に絶縁体４Ｊｉｌ［１０を
挿入し１ｆｍ紀の導電事変ｆｊの低下、即ち読み出し出
力情号の低下を防ごうとするものである。
よび１０１に対応しｆｃ記憶状態での各層の電荷密度±
Ｑを示す図である。半導体薄膜２ａ中の電荷密度および
その極性によって読み出し電極５間の導電率が決定され
、半導体薄膜がｎ型のときはマイナス電荷のとき導通、
プラス電荷のとき非導通となる・ことで、半導体薄膜２
ａＫ＠き込み電＋ｆｉ４を直接積層すると、同電極に発
生する電荷の友めに半導体薄膜中の電荷は打消され、電
荷密度は第３図１ｂＪ 、 ｌｃ）の点線で示した分布
１巌となり、読み出し電極間の導電率変化は惚めて小さ
くなる。そこで、本発明の第２の特徴は半導体薄ｎ５ｔ
＝ａと着き込み電＠会との閾に絶縁体４Ｊｉｌ［１０を
挿入し１ｆｍ紀の導電事変ｆｊの低下、即ち読み出し出
力情号の低下を防ごうとするものである。
本発明の纂８の４１Ｆ黴は実施賭様の一つとして、本記
憶素子を後述するように２４子構造とし、ワード−とビ
ット−のマトリックスでｌｌ成されるメそりプレーンの
構造を単＃ｌＩｆとし、高密度ｆとを計り、メモリープ
レーンとしての動作スピードを向上させようとするもの
である。
憶素子を後述するように２４子構造とし、ワード−とビ
ット−のマトリックスでｌｌ成されるメそりプレーンの
構造を単＃ｌＩｆとし、高密度ｆとを計り、メモリープ
レーンとしての動作スピードを向上させようとするもの
である。
つぎに本発明の−実り例をａｇ２図−に基づいて銃明す
る。まず、清浄なガラス基＆９に真空蒸層法によりＡｊ
を約１０００Ａ被潰し、通常のホトエツチング技術によ
り書き込み電極４を形成する。
る。まず、清浄なガラス基＆９に真空蒸層法によりＡｊ
を約１０００Ａ被潰し、通常のホトエツチング技術によ
り書き込み電極４を形成する。
つぎに高周波スパッタリングにエリＹＭ ａ Ｏ＠を約
１μｍ被層し強錦電体７７１ｂとし、更に続けてプラズ
マＯＶ Ｄｆｉによりｎ型のアモーファスシリコンを約
０，５μｍ被層し、半導体層２ａとする。プラズマＯＶ
Ｄにおける基板温蔵は通常のポリシリコ舎 ンを被着する場合より低く、約２００℃とする。つぎに
ｌｂおよび２ａの肉薄Ｍをフロンガスによるプラズマエ
ツチング法により同一パターンに形成する。つぎに８ｉ
０．を高周波スパッタリングによ参 り０．５７１ ｍ被層し、ホトエツチング６技術により
絶一体層ｌＯとする。最恢にＵを真空４層伝により約１
０００Ａ被着し、ホトエツチング技術により誉き込み電
憾−お工び絖み出し電極５を形成する。
１μｍ被層し強錦電体７７１ｂとし、更に続けてプラズ
マＯＶ Ｄｆｉによりｎ型のアモーファスシリコンを約
０，５μｍ被層し、半導体層２ａとする。プラズマＯＶ
Ｄにおける基板温蔵は通常のポリシリコ舎 ンを被着する場合より低く、約２００℃とする。つぎに
ｌｂおよび２ａの肉薄Ｍをフロンガスによるプラズマエ
ツチング法により同一パターンに形成する。つぎに８ｉ
０．を高周波スパッタリングによ参 り０．５７１ ｍ被層し、ホトエツチング６技術により
絶一体層ｌＯとする。最恢にＵを真空４層伝により約１
０００Ａ被着し、ホトエツチング技術により誉き込み電
憾−お工び絖み出し電極５を形成する。
Ｈ８図は本発明による他の実施例を示すものであり、第
Ｓ図′（−における一方のｄみ出し電極を一方の書き込
み電極に抵抗薄膜１１で結び・他方の読み出し電極を他
方の書を込み電極に導体＃膜で結ぶことＫより２端子構
造とし、書き込みおよび読み出しを同一電極でできるよ
うにしｔものである。本実施例は前記実施例で強鋳電体
薄膜と半導体薄膜を１川−のパターンに形成したところ
を別々にパターンニングし、一方の端に第８図のような
段差を設け、ここにＴａのスパッタリングによる抵抗薄
膜を追加形成するだけで、前記の実施例と同様圧して本
実施例の素子を形成することができる。
Ｓ図′（−における一方のｄみ出し電極を一方の書き込
み電極に抵抗薄膜１１で結び・他方の読み出し電極を他
方の書を込み電極に導体＃膜で結ぶことＫより２端子構
造とし、書き込みおよび読み出しを同一電極でできるよ
うにしｔものである。本実施例は前記実施例で強鋳電体
薄膜と半導体薄膜を１川−のパターンに形成したところ
を別々にパターンニングし、一方の端に第８図のような
段差を設け、ここにＴａのスパッタリングによる抵抗薄
膜を追加形成するだけで、前記の実施例と同様圧して本
実施例の素子を形成することができる。
この場合は抵抗薄膜１ｌＦｃより、舊き込みおよび続み
出しに若干の損失が加わるが１８４図のようるので構造
が極めて単純化され、メモリープレーンの高密、直化が
可能となる。従って配瀘装厘としての動作スピードも向
上させることか可能である。
出しに若干の損失が加わるが１８４図のようるので構造
が極めて単純化され、メモリープレーンの高密、直化が
可能となる。従って配瀘装厘としての動作スピードも向
上させることか可能である。
なお、前記実施例では強肪電体薄換としてＹＭｎＯＨｔ
−ｔｅ用したが、ＢｒＭｎＯ１ｓＨｏＭｎＯ＠＠ＴｍＭ
ｎ０＠＊Ｙ ｂ Ｍ ｏ Ｏ＠およびＬ ｕ Ｍ ｎ
Ｏ＠ も同様に蘭用可能であるＱ
−ｔｅ用したが、ＢｒＭｎＯ１ｓＨｏＭｎＯ＠＠ＴｍＭ
ｎ０＠＊Ｙ ｂ Ｍ ｏ Ｏ＠およびＬ ｕ Ｍ ｎ
Ｏ＠ も同様に蘭用可能であるＱ
Ｍ１図１ａ） −（ｂ）は従来の構造、第２図（−は本
発明によるーＳＡｈ例、第８図ｔｂ＋ ｅ ４ｃ）は本
発明の構成における電荷密度±Ｑの゛分布凶、第８図お
よび第４図は他の実施例を示す図である。ここでｌ−１
強酵電体基板、１ｂは強−電体＃腋、２１は牛導体薄膜
、ｓｂは牛導体基板、８は共通電極、番は誉き込み電極
、５は絖み出し電極、６は高−縦波散層、７はフィール
ド酸化膜、８は４＠込み電流の流れる方向、９はガラス
基板、１０は杷赦坏薄膜、１１は抵抗薄膜、１２／／ｉ
ワード＃５ｌｌｌはピット−１ｌ働は記ｔｌ素子、ｌ
５＃′ｉメモリーグレーンである。
発明によるーＳＡｈ例、第８図ｔｂ＋ ｅ ４ｃ）は本
発明の構成における電荷密度±Ｑの゛分布凶、第８図お
よび第４図は他の実施例を示す図である。ここでｌ−１
強酵電体基板、１ｂは強−電体＃腋、２１は牛導体薄膜
、ｓｂは牛導体基板、８は共通電極、番は誉き込み電極
、５は絖み出し電極、６は高−縦波散層、７はフィール
ド酸化膜、８は４＠込み電流の流れる方向、９はガラス
基板、１０は杷赦坏薄膜、１１は抵抗薄膜、１２／／ｉ
ワード＃５ｌｌｌはピット−１ｌ働は記ｔｌ素子、ｌ
５＃′ｉメモリーグレーンである。
Claims (1)
- 【特許請求の範囲】 （１） 強誘電体と半導体とを＠接させ、該強誘電体
の分極により咳半導体のキャリヤ濃”度を変化させる４
１錦電体記憶素子において、絶縁基板上に電極薄膜、強
酵電体薄膜、半導体薄膜、絶縁体薄膜および電極薄膜を
本記載の順序で積層するか、または本記載の逆の順序で
積層して形成したことを特徴とする記憶素子。 １２）電極薄膜、強綽電体薄膜、半導体薄膜、絶縁体薄
膜および電極薄膜の積層補遺を有し、前記各電極薄膜を
誓き込み電極としｓｔｎ記半導体薄膜に一対の読み出し
電極を設けた紀ｔ！素子において。 一方の読み比し電極を一方の誉き込み電極に尚抵抗の薄
膜で結び、他方のｄみ出し電極を他方の畜き込み電極に
低抵抗の薄膜で結び、両書き込み電極にＬる８端子構造
とし九ことを特徴とする記憶素子。 （３） 強誘電体ｌＩＩＩＭ７＆がＹＭｏ （Ｊ ＠
＊ ｌｉｉ ｒ Ｍｕ Ｕ ＠ ＊ ＨｎＭｎ Ｏ＠
ＴｅｎＭｎ０＠＊ＹｂＭｎ０＠ｉたはＬ ｕ Ｍｎ Ｕ
＠ のうちの一つの薄膜であることを特徴とする特
許ｄ＃求の範囲第１項または第２項記載のｍｌｊ素子０
（４）、半導体薄膜がアモーファスシリコン薄膜である
ことを特徴とする特ｉ￥Ｆｉｉ＊求の範囲第１項または
第２項記載の記憶素子。、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145328A JPS5846680A (ja) | 1981-09-14 | 1981-09-14 | 記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145328A JPS5846680A (ja) | 1981-09-14 | 1981-09-14 | 記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846680A true JPS5846680A (ja) | 1983-03-18 |
| JPH0145750B2 JPH0145750B2 (ja) | 1989-10-04 |
Family
ID=15382619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56145328A Granted JPS5846680A (ja) | 1981-09-14 | 1981-09-14 | 記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846680A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239652A (ja) * | 1989-03-14 | 1990-09-21 | Toshiba Corp | 半導体装置 |
| WO1996029742A1 (en) * | 1995-03-17 | 1996-09-26 | Radiant Technologies, Inc. | Improved non-destructively read ferroelectric memory cell |
| US5955213A (en) * | 1995-08-25 | 1999-09-21 | Tdk Corporation | Ferroelectric thin film, electric device, and method for preparing ferroelectric thin film |
| WO2003058723A1 (fr) * | 2001-12-28 | 2003-07-17 | National Institute Of Advanced Industrial Science And Technology | Transistor a film mince organique et son procede de fabrication |
-
1981
- 1981-09-14 JP JP56145328A patent/JPS5846680A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239652A (ja) * | 1989-03-14 | 1990-09-21 | Toshiba Corp | 半導体装置 |
| US5521417A (en) * | 1989-03-14 | 1996-05-28 | Kabushiki Kaisha Toshiba | Semiconductor device comprising a non-volatile memory formed on a data processor |
| WO1996029742A1 (en) * | 1995-03-17 | 1996-09-26 | Radiant Technologies, Inc. | Improved non-destructively read ferroelectric memory cell |
| US5578846A (en) * | 1995-03-17 | 1996-11-26 | Evans, Jr.; Joseph T. | Static ferroelectric memory transistor having improved data retention |
| EP0815596A4 (en) * | 1995-03-17 | 1998-06-03 | Radiant Technologies Inc | IMPROVED, NON-DESTRUCTIBLE READABLE FERROELECTRIC STORAGE CELL |
| US6225654B1 (en) * | 1995-03-17 | 2001-05-01 | Radiant Technologies, Inc | Static ferrolectric memory transistor having improved data retention |
| US5955213A (en) * | 1995-08-25 | 1999-09-21 | Tdk Corporation | Ferroelectric thin film, electric device, and method for preparing ferroelectric thin film |
| WO2003058723A1 (fr) * | 2001-12-28 | 2003-07-17 | National Institute Of Advanced Industrial Science And Technology | Transistor a film mince organique et son procede de fabrication |
| US7138682B2 (en) | 2001-12-28 | 2006-11-21 | National Institute Of Advanced Industrial Science And Technology | Organic thin-film transistor and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0145750B2 (ja) | 1989-10-04 |
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