JPH0145750B2 - - Google Patents
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- Publication number
- JPH0145750B2 JPH0145750B2 JP14532881A JP14532881A JPH0145750B2 JP H0145750 B2 JPH0145750 B2 JP H0145750B2 JP 14532881 A JP14532881 A JP 14532881A JP 14532881 A JP14532881 A JP 14532881A JP H0145750 B2 JPH0145750 B2 JP H0145750B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- electrode
- memory element
- semiconductor
- ferroelectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は強誘電体記憶素子に係り、特に素子の
微細化および高速化に関するものである。
微細化および高速化に関するものである。
従来の強誘電体記憶素子としては第１図ａのよ
うに強誘電体基板１ａの一方の面に半導体薄膜２
ａを被着し、共通電極３、読み出し電極５、およ
び基板の反対面に書き込み電極４を形成したも
の、および第１図ｂのように半動体基板２ｂ上に
電界効果トランジスタを形成し、チヤンネル部分
の上に強誘電体薄膜１ｂを形成して共通電極（ソ
ース電極）３、読み出し電極（ドレイン電極）
５、および書き込み電極（ゲート電極）４を形成
したものがある。前者は強誘電体の厚さが厚いた
めに分極ドメインが小さくできず、素子の微細化
が不可能であり、また後者は比較的微細化が容易
であるが、ソース、ドレインの高濃度拡散層６お
よびその両側面に形成される比較的大きなフイー
ルド酸化膜７のために構造が複雑であり、微細化
への制約がある。また両者において、書き込み時
の電流通路は第１図ａ，ｂの矢印８で示されるよ
うに半導体領域の横方向となり、抵抗値が高いた
めに分極反転のスピードが遅くなる。
うに強誘電体基板１ａの一方の面に半導体薄膜２
ａを被着し、共通電極３、読み出し電極５、およ
び基板の反対面に書き込み電極４を形成したも
の、および第１図ｂのように半動体基板２ｂ上に
電界効果トランジスタを形成し、チヤンネル部分
の上に強誘電体薄膜１ｂを形成して共通電極（ソ
ース電極）３、読み出し電極（ドレイン電極）
５、および書き込み電極（ゲート電極）４を形成
したものがある。前者は強誘電体の厚さが厚いた
めに分極ドメインが小さくできず、素子の微細化
が不可能であり、また後者は比較的微細化が容易
であるが、ソース、ドレインの高濃度拡散層６お
よびその両側面に形成される比較的大きなフイー
ルド酸化膜７のために構造が複雑であり、微細化
への制約がある。また両者において、書き込み時
の電流通路は第１図ａ，ｂの矢印８で示されるよ
うに半導体領域の横方向となり、抵抗値が高いた
めに分極反転のスピードが遅くなる。
本発明の目的は前記のような制約を除き、微細
化と高速化が可能な素子構造を提供しようとする
ものであり、第２図ａ〜ｃに基づいてその特徴を
説明する。第２図ａは本発明の構造を示す図であ
り、絶縁体基板９上に書き込み電極４、強誘電体
薄膜１ｂ、半導体薄膜２ａ、絶縁体薄膜１０およ
び書き込み電極４を積層し、半導体薄膜２ａの両
端に読み出し電極５を設けている。
化と高速化が可能な素子構造を提供しようとする
ものであり、第２図ａ〜ｃに基づいてその特徴を
説明する。第２図ａは本発明の構造を示す図であ
り、絶縁体基板９上に書き込み電極４、強誘電体
薄膜１ｂ、半導体薄膜２ａ、絶縁体薄膜１０およ
び書き込み電極４を積層し、半導体薄膜２ａの両
端に読み出し電極５を設けている。
本発明の第１の特徴は前記のように強誘電体を
含む全構成要素を薄膜化し、分極のドメインサイ
ズによる制約を除き、構造を単純化して素子の微
細化を可能とし、また書き込み電圧の印加方向を
第２図ａの矢印８のように膜面を垂直として、分
極反転のピードを向上させることである。
含む全構成要素を薄膜化し、分極のドメインサイ
ズによる制約を除き、構造を単純化して素子の微
細化を可能とし、また書き込み電圧の印加方向を
第２図ａの矢印８のように膜面を垂直として、分
極反転のピードを向上させることである。
第２図ｂおよびｃはそれぞれ２値信号の“１”
および“０”に対応した記憶状態での各層電荷密
度±Ｑを示す図である。半導体薄膜２ａ中の電荷
密度およびその極性によつて読み出し電極５間の
導電率が決定され、半導体薄膜がｎ型ののときは
マイナス電荷のとき導通、プラス電荷のとき非導
通となる。ここで、半導体薄膜２ａに書き込み電
極４を直接積層すると、同電極に発生する電荷の
ために半動体薄膜中の電荷は打消され、電荷密度
は第２図ｂ，ｃの点線で示した分布曲線となり、
読み出し電極間に導電率変化は極めて小さくな
る。そこで、本発明の第２の特徴は半導体薄膜２
ａと書き込み電極４との間に絶縁体薄膜１０を挿
入し、前記の導電率変化の低下、即ち読み出し出
力信号の低下を防ごうとするものである。
および“０”に対応した記憶状態での各層電荷密
度±Ｑを示す図である。半導体薄膜２ａ中の電荷
密度およびその極性によつて読み出し電極５間の
導電率が決定され、半導体薄膜がｎ型ののときは
マイナス電荷のとき導通、プラス電荷のとき非導
通となる。ここで、半導体薄膜２ａに書き込み電
極４を直接積層すると、同電極に発生する電荷の
ために半動体薄膜中の電荷は打消され、電荷密度
は第２図ｂ，ｃの点線で示した分布曲線となり、
読み出し電極間に導電率変化は極めて小さくな
る。そこで、本発明の第２の特徴は半導体薄膜２
ａと書き込み電極４との間に絶縁体薄膜１０を挿
入し、前記の導電率変化の低下、即ち読み出し出
力信号の低下を防ごうとするものである。
本発明の第３の特徴は実施態様の一つとして、
本記憶素子を後述するように２端子構造とし、ワ
ード線とビツト線のマトリツクスで構成されるメ
モリプレーンの構造を単純化し、高密度化を計
り、メモリープレーンとしての動作スピードを向
上させようとするものである。
本記憶素子を後述するように２端子構造とし、ワ
ード線とビツト線のマトリツクスで構成されるメ
モリプレーンの構造を単純化し、高密度化を計
り、メモリープレーンとしての動作スピードを向
上させようとするものである。
つぎに本発明の一実施例を第２図ａに基づいて
説明する。まず、清浄なガラス基板９に真空蒸着
法によりAlを約1000Å被着し、通常のホトニツ
チング技術により書き込み電極４を形成する。つ
ぎに高周波スパツタリングによりYMnO3を約1μ
ｍ被着し強誘電体層１ｂとし、更に続けてプラズ
マCVD法によりｎ型のアモーフアスシリコンを
約0.5μｍ被着し、半導体層２ａとする。プラズマ
CVDにおける基板温度は通常のポリシリコンを
被着する場合より低く、約200℃とする。つぎに
１ｂおよび２ａの両端膜をフロンガスによるプラ
ズマエツチング法により同一パターンに形成す
る。つぎにSiO2を高周波スパツリングにより0.5μ
ｍ被着し、ホトエツチング技術により絶縁体層１
０とする。最後にAlを空蒸着法により約1000Å
被着し、ホトエツチング技術により書き込み電極
４および読み出し電極５を形成する。
説明する。まず、清浄なガラス基板９に真空蒸着
法によりAlを約1000Å被着し、通常のホトニツ
チング技術により書き込み電極４を形成する。つ
ぎに高周波スパツタリングによりYMnO3を約1μ
ｍ被着し強誘電体層１ｂとし、更に続けてプラズ
マCVD法によりｎ型のアモーフアスシリコンを
約0.5μｍ被着し、半導体層２ａとする。プラズマ
CVDにおける基板温度は通常のポリシリコンを
被着する場合より低く、約200℃とする。つぎに
１ｂおよび２ａの両端膜をフロンガスによるプラ
ズマエツチング法により同一パターンに形成す
る。つぎにSiO2を高周波スパツリングにより0.5μ
ｍ被着し、ホトエツチング技術により絶縁体層１
０とする。最後にAlを空蒸着法により約1000Å
被着し、ホトエツチング技術により書き込み電極
４および読み出し電極５を形成する。
第３図は本発明による他の実施例を示すもので
あり、第２図ａにおける一方の読み出し電極を一
方の書き込み電極に抵抗薄膜１１で結び、他方の
読み出し電極を他方の書き込み電極に導体薄膜で
結ぶことにより２端子構造とし、書き込みおよび
読み出しを同一電極でできるようにしたものであ
る。本実施例は前記実施例で強誘電体薄膜と半導
体薄膜を同一のパターンに形成したところ別々に
パターンニングし、一方の端に第３図のような段
差を設け、ここにTaのスパリツタリングによる
抵抗薄膜を追加形成するだけで、前記の実施例と
同様にして本実施例の素子を形成することができ
る。この場合は抵抗薄膜１１により、書き込みお
よび読み出し若干の損失が加わるが、第４図のよ
うにワード線１２とビツト線１３により記憶素子
１４を挟み込む形でメモリープレーン１５が構成
できるので構造が極めて単純化され、メモリープ
レーンの高密度化が可能となる。従つて記憶装置
としての動作スピードも向上させることが可能で
ある。
あり、第２図ａにおける一方の読み出し電極を一
方の書き込み電極に抵抗薄膜１１で結び、他方の
読み出し電極を他方の書き込み電極に導体薄膜で
結ぶことにより２端子構造とし、書き込みおよび
読み出しを同一電極でできるようにしたものであ
る。本実施例は前記実施例で強誘電体薄膜と半導
体薄膜を同一のパターンに形成したところ別々に
パターンニングし、一方の端に第３図のような段
差を設け、ここにTaのスパリツタリングによる
抵抗薄膜を追加形成するだけで、前記の実施例と
同様にして本実施例の素子を形成することができ
る。この場合は抵抗薄膜１１により、書き込みお
よび読み出し若干の損失が加わるが、第４図のよ
うにワード線１２とビツト線１３により記憶素子
１４を挟み込む形でメモリープレーン１５が構成
できるので構造が極めて単純化され、メモリープ
レーンの高密度化が可能となる。従つて記憶装置
としての動作スピードも向上させることが可能で
ある。
なお、前記実施例では強誘電体薄膜として
YMnO3を使用したが、BrMnO3、HoMnO3、
TmMnO3、YbMnO3およびLuMnO3も同様に使
用可能である。
YMnO3を使用したが、BrMnO3、HoMnO3、
TmMnO3、YbMnO3およびLuMnO3も同様に使
用可能である。
第１図ａ，ｂは従来の構造、第２図ａは本発明
による一実施例、第２図ｂ，ｃは本発明の構成に
おける電荷密度±Ｑの分布図、第３図および第４
図は他の実施例を示す図である。ここで１ａは強
誘電体基板、１ｂは強誘電体薄膜、２ａは半導体
薄膜、２ｂは半導体基板、３は共通電極、４は書
き込み電極、５は読み出し電極、６は高濃度拡散
層、７はフイールド酸化膜、８は書き込み電流の
流れる方向、９はガラス基板、１０は絶縁体薄
膜、１１は抵抗薄膜、１２はワード線、１３はビ
ツト線、１４は記憶素子、１５はメモリープレー
ンである。
による一実施例、第２図ｂ，ｃは本発明の構成に
おける電荷密度±Ｑの分布図、第３図および第４
図は他の実施例を示す図である。ここで１ａは強
誘電体基板、１ｂは強誘電体薄膜、２ａは半導体
薄膜、２ｂは半導体基板、３は共通電極、４は書
き込み電極、５は読み出し電極、６は高濃度拡散
層、７はフイールド酸化膜、８は書き込み電流の
流れる方向、９はガラス基板、１０は絶縁体薄
膜、１１は抵抗薄膜、１２はワード線、１３はビ
ツト線、１４は記憶素子、１５はメモリープレー
ンである。
Claims (1)
- 【特許請求の範囲】 １ 強誘電体と半導体とを当接させ、該強誘電体
の分極により該半導体のキヤリヤ濃度を変化させ
る強誘電体記憶素子において、絶縁基板上に電極
薄膜、強誘電体薄膜、半導体薄膜、絶縁体薄膜お
よび電極薄膜を本記載の順序で積層するか、また
は本記載の逆の順序で積層して形成したことを特
徴とする記憶素子。 ２ 電極薄膜、強誘電体薄膜、半導体薄膜、絶縁
体薄膜および電極薄膜の積層構造を有し、前記各
電極薄膜を書き込み電極とし、前記半導体薄膜に
一対の読み出し電極を設けた記憶素子において、
一方の読み出し電極を一方の書き込み電極に高抵
抗の薄膜で結び、他方の読み出し電極を他方の書
き込み電極に低抵抗の薄膜で結び、両書き込み電
極による２端子構造としたことを特徴とする記憶
素子。 ３ 強誘電体薄膜がYMoO3、ErMnO3、
HnMnO3 TmMnO3、YbMnO3またはLuMnO3
のうちの一つの薄膜であることを特徴とする特許
請求の範囲第１項または第２項記載の記憶素子。 ４ 半導体薄膜がアモーフアスシリコン薄膜であ
ることを特徴とする特許請求の範囲第１項または
第２項記載の記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145328A JPS5846680A (ja) | 1981-09-14 | 1981-09-14 | 記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145328A JPS5846680A (ja) | 1981-09-14 | 1981-09-14 | 記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846680A JPS5846680A (ja) | 1983-03-18 |
| JPH0145750B2 true JPH0145750B2 (ja) | 1989-10-04 |
Family
ID=15382619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56145328A Granted JPS5846680A (ja) | 1981-09-14 | 1981-09-14 | 記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846680A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2778977B2 (ja) * | 1989-03-14 | 1998-07-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5578846A (en) * | 1995-03-17 | 1996-11-26 | Evans, Jr.; Joseph T. | Static ferroelectric memory transistor having improved data retention |
| JP3137880B2 (ja) * | 1995-08-25 | 2001-02-26 | ティーディーケイ株式会社 | 強誘電体薄膜、電子デバイスおよび強誘電体薄膜の製造方法 |
| JP4247377B2 (ja) * | 2001-12-28 | 2009-04-02 | 独立行政法人産業技術総合研究所 | 薄膜トランジスタ及びその製造方法 |
-
1981
- 1981-09-14 JP JP56145328A patent/JPS5846680A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5846680A (ja) | 1983-03-18 |
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