JPH02239652A - 半導体装置 - Google Patents

半導体装置

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JPH02239652A
JPH02239652A JP1061559A JP6155989A JPH02239652A JP H02239652 A JPH02239652 A JP H02239652A JP 1061559 A JP1061559 A JP 1061559A JP 6155989 A JP6155989 A JP 6155989A JP H02239652 A JPH02239652 A JP H02239652A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明４よ、半導体基板上に形成される半導体装置に関
し、特に、情報の処理を行う素子と記憶を行う素子とが
同一基板上に形成される半導体装置に関する。
（従来の技術） 近年の半導体技術の進歩に伴い、非常に多くの機能を同
一基板上に盛り込んだ半導体装置が実現されるようにな
っている。例えば、半導体基板の内部に、論理演算、デ
ータ制御などを行うＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃ
ｅｓｓｉｎｇ　ｌｌｎｊｔ）と、オペレーティングシス
テム（ＯＳ）などの固定データを記憶しているＲＯＭ　
（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）　、一時的にデ
ータを記憶するＲＡＭ　（Ｒａｎｄｏｓ　Ａｃｃｅｓｓ
　Ｍｅｍｏｒｙ）などをもつ半導体装置が実現されてお
り、計算機としてのほとんどの機能が１チップの装置で
達成されている。その結果、非常に小型で情報処理能力
にすぐれた装置が実現され、ＩＣカードなどへの応用が
広がっている。
（発明が解決しようとする課題） 上記装置においては、メモリ部分の大容量化や論理回路
部分の大規模化等によって、より高機能化されることが
望まれている。情報化社会の進展に伴い、より多くの情
報を、より早く処理する装置が必要だからである。その
ような要求を満たすためには、より多くの素子を同一基
板上に集積形成する必要があるが、そのためには、個々
の素子をより微細化しなくてはならない。それができな
い場合には、チップ面積の増大化を招くだけでなく、製
造技術上多くの問題が発生し、装置を安価で大量に製造
することが難し《なる。
一方、素子の微細化を進める上では、加工寸法の正確な
制御を達成しなくてはならないこと、微細化に伴って生
じる信頼性低下に対する対策を行う必要があることなど
、製造技術上の困難が伴う。
本発明は、上記の問題点に鑑みてなされたもので、その
目的は、大容量の記憶能力と＾機能の情報処理能力とを
併せ持つ半導体装置を同一基板上に集積形成し、かつ、
素子の無理な微細化を必要とせずチップ面．積も増大す
る事のない、半導体装置を実現することにある。
〔発明の構成〕
（課題を解決するための手段） 本発明の第１の装置は、半導体基板上に、論理演算及び
データ制御などのデータ処理を行う第１の機能ブロック
と、そのデータ処理に際して必要とされる情報を予め記
憶するための第２の機能ブロックとを有する半導体装置
であって、前記第１の機能ブロックは前記半導体基板上
に直接的に形成されており、 前記第２の機能ブロックのうち、デーコダ及び周辺回路
等の機能素子部分は前記半導体基板上に直接的に形成さ
れており、 前記第２の機能ブロックのうち、機能素子を有しないメ
モリセルアレイは、前記機能素子部分及び前記第１の機
能ブロックの上方に絶縁膜を介して形成されていること
を特徴とする半導体装置である。
本発明の第２の装置は、前記第１の装置において、前記
メモリセルアレイは、互いに前記絶縁膜を介して形成さ
れた、前記デコーダによって選択される複数のＸ方向導
電線と、前記デコーダによって選択される複数のＹ方向
導電線とを有し、前記Ｘ方向導電線と前記Ｙ方向導電線
とは、ＸＹ平面にほぼ垂直方向から見て互いに交叉して
いる部分のうちの任意のものにおいて、前記予め記憶さ
れるべき情報に応じて接続されていることを特徴とする
半導体装置である。
本発明の第３の装置は、前記第１の装置において、前記
メモリセルアレイは、互いに前記絶縁膜を介して形成さ
れた、前記デコーダによって選択される複数のＸ方向導
電線と、前記デコーダによって選択される複数のＹ方向
導電線とを有し、前記Ｘ方向導電線と前記Ｙ方向導電線
とは、ＸＹ平面にほぼ垂直方向から見て互いに交叉して
いる部分毎において、電圧の印加により破壊して前記Ｘ
及びＹ方向導電線を接続する絶縁膜を介して対向してい
ることを特徴とする半導体装置である。
本発明の第４の装置は、前記第１の装置において、前記
メモリセルアレイは、互いに前記絶縁膜を介して形成さ
れた、前記デコーダによって選択される複数のＸ方向導
電線と、前記デコーダによって選択される複数のＹ方向
導電線とを有し、前記Ｘ方向導電線と前記Ｙ方向導電線
は、ＸＹ平面にほぼ垂直方向から見て互いに交叉してい
る部分毎において、加える電圧の方向に応じた向きに分
極する強誘電体を介して対向していることを特徴とする
半導体装置である。
（作　用） 論理演算やデータ制御などのデータ処理を行う第１の機
能ブロックと、そのデータ処理に際して必要とされる各
種の情報の記憶を行う第２の機能ブロックのうちのメモ
リセルアレイとが、同一の半導体基板に上下に積層され
た状態に設けられる。
よって、Ｗ５１及び第２の機能ブロックの全てが同一（
１ξ而上に設けられる場合に比して、装置全体が小形化
される。また、第１及び第２の機能ブロックについてみ
れば、それらの各ブロックを構成する各半導体素子を微
細なものとしなくても、装置全体の小形化が達成される
。つまり、半導体素子の微細化が要求されない。このた
め、微細化に基づく信頼性の低下のおそれはない。
本発明の第２の装置においては、メモリセルアレイに第
１の機能ブロックでのデータ処理に際して必要とされる
情報が予め記憶される。
また、本発明の第３及び第４の装置においては、Ｘ及び
Ｙ方向の導電線がみかけ上交叉する部分のうち、任意の
ものが導通し、あるいは任意のものにおける強誘電体の
状態が変化する。これにより、第２の機能ブロックのメ
モリセルアイには、第１の機能ブロックでのデータ処理
に際して必要とされる情報を予め記憶させることができ
る。つまり、本装置の需要者が、自己の使用目的に応じ
た前記情報を予め記憶させることができる。
（実施例） 本発明の実施例を図面を参照して説明する。
第１図は、本発明の実施例を概念的に示すものである。
この第１図から明らかなように、実施例の半導体装置は
、半導体基板１００上に、下層２００と上層３００の２
つの層を積層状態に構成されている。下層２００は、第
１の機能ブロック（データ処理部）と、第２の機能ブロ
ック（メモリ部）の一部（トランジスタによって構成さ
れる部分）とを含む。上層３００は、第２の機能ブロッ
クの残部（トランジスタを含まない部分）を含む。第１
の機能プロ・ツクは、論理演算やデータ制御などを行う
機能を有するもので、第１図においてはＣＰＵ２０２と
して示される。第２の機能ブロックは、情報の記憶を行
うもので、その一部は、第１図においては、上ｉ３００
に含まれるＲＡＭ２０４及びメモリセルアレイＲＯＭ３
０２、下層２００に含まれる周辺回路（デコーダ、制御
部、入出力部等）２０６として示される。
第２ａ図〜第２Ｃ図は、第１図に概念的に示した装置の
より具体化した第１実施例としての装置を、製造工程と
の関係において、よーり詳細に説明した工程断面図であ
る。
第１実施例は、マスクＲＯＭとして機能するものを示し
、ここにおいては、先ず、第２ａ図に示すように半導体
基板（Ｐ型シリコン基板）１００上に、データ処理部を
構成するためのＮチャネルトランジスタ１０１及びＰチ
ャネルトランジスタ１０２を形成する。１０３はＰチャ
ネルトランジスタ１０２に設けられたＮ型ウエルである
。また、メモリ部の周辺回路、例えばデコーダ、制御部
及び人出力部などを構成するためのＮチャネルトランジ
スタ１０４及びＰチャネルトランジスタ１０５が、同じ
く、シリコン基板１００の表而に形成される。１０６は
、Ｐチャネルトランジスタ１０５に設けられたＮ型ウエ
ルである。これらの素子は素子分離酸化膜１０７，１０
７，・・・によって電気的に相互に分離されている。１
０８は素子を保護するために堆積された絶縁保護膜であ
り、Ｃ　Ｖ　Ｄ　Ｓ　ｉ　Ｏ　２やＰＳＧなどから成る
。必要に応じて保護膜１０８には、コンタクト穴１０８
ａ．１０８ａ．・・・が開口され、配線材料１０９が設
けられ、素子間の接続がなされる。
次に、第２ｂ図に示すように、保護膜１０８及び配線材
料１０９上に保護膜１１０が堆積され、゛メモリ部のデ
コーダ出力１１１の配線と接続するためのコンタクト穴
１１０ａ，１１０ａ，・・・．が第３図の概念図に示さ
れるように略Ｌ型位置に開口される。次に、第１の金属
（あるいは、半導体Ｊｉ）１１２，１１２，・・・が、
コンタクト穴１１０ａを通じて配線材料１０９に接続し
た状態に、且つ第３図からわかるように互いに平行に配
線される。
続いて、第２Ｃ図に示すように、第１の金属１１２及び
保護層１１０上に保護膜１１３が一面に堆積される。こ
の保護膜１１３には、ＲＯＭに書き込むべき情報に応じ
て、第１の配線１１２の上方位置に、コンタクト穴１１
３ａ，１１３ａ，・・・が開口される。これらのコンタ
クト穴１１３ａ，１１３ａ，・・・は、第３図からわか
るように、第１及び第２の金属１１２，１１５の見かけ
上の交点位置（ＸＹ平面にほぼ垂直な方向から見たとき
の交点位置）のうちの任意のものに選択的に穿けられる
。この後、第２の金属（あるいは、半導体層）１１５，
１１５，・・・が堆積され、第３図からわかるようにＸ
Ｙ平面に垂直な方向から見て第１の配線１１２と直交さ
せられる。その端部は、コンタクト穴１１０ａを介して
デコーダ出力と接続される。尚、これら第１、第２の金
属（あるいは半導体層）１１２，１１５はコンタクト穴
１１３ａで接する部分で整流特性を示すように、ｐ−ｎ
接合あるいはショットキー接合となっている。
上記構成の半導体装置は、以下のように動作する。即ち
、半導体基板１００の表面に形成されたトランジスタ型
の機能素子（データ処理部）よって、情報処理が行われ
る。その上部に設けられたメモリセルアレイに固定情報
が蓄積されており、必要に応じて読み出される。
第２ｃ図からわかるように、チップ面積の増大を招くこ
となく、高機能の情報処理能力をもち且つ大容量のメモ
リをもつ装置が実現されている。
尚、上記実施例では、半導体基板１００の表面に、デー
タ処理部とメモリ部の周辺回路とを設ける場合について
述べたが、この他に、例えば、ＲＡＭなどの他のメモリ
も基板１００の表面に同時に形成してもよい。
次に、他の実施例を第４図を用いて説明する。
第４図はＦＲＯＭとして機能するものを示す。上記第２
ａ〜２Ｃ図の実施例では、第１１第２の金属（あるいは
半導体層）１１２．１１５の見かけ上の交点において、
情報に応じてコンタクト穴１１３ａを設けたが、第４図
の実施例では、図示するように、全ての見かけ上の交点
にコンタクト穴（めくら穴）１１３ｂ，１１３ｂ，・・
・を設け、かつ、うすい絶縁Ｍ１１３ｃ，１１３ｃ，・
・・を介して、２つの金属１１２．１１５が対向するよ
うに形成する。
このような穴１１３ｂを形成するには、実際には種々の
方法がある。例えば、この穴１１３ｂを先ず完全に第１
の金属１１２まで達するように設けこの後に全体的に膜
を被せたり、あるいは第１の金＠１１２の表面を酸化す
る等の手段が採れる。
第４図の装置においては、情報の書き込みに当っては、
このうすい絶縁膜１１３ｃ，１１３ｃ，・・・に、例え
ば高電圧パルス（１　０ＭＶ／ｃｏ＋　（厚さ）〕を印
加することによって破壊する。このようにすれば、装置
が完成した後で、ユーザーが目的に応じて必要なプログ
ラムを書き込むことができ、いわゆるＰＲＯＭ型の装置
が実現される。
本発明のさらに他の実施例を第５図を用いて説明する。
第５図はＥＥＰＲＯＭとして機能するものを示す。上記
第４図の実施例では、第１、第２の金属（あるいは半導
体層＞　１１２．１１５の見かけ上の交点部分にうすい
絶縁膜１１３Ｃを設けて、ＰＲＯＭ型の装置を実現して
いるが、この第５図の実施例では、図示するように、交
点部分の穴１１３ｄ，１１３ｄ．・・・に強誘電体１１
７，１１７，・・・を設ける。実際には、穴１１３ｄを
含めて全体的に強読電体１１７を被せ、エッチバックす
る、等の手段を用いることができる。強誘電体１１７と
しては、チタン酸バリウム （　Ｂ　ａ　Ｔ　ｉ０　３　）やＰＺＴ　（ＰｂＴｉ０
３Ｐ　ｂ　Ｚ　ｒ　０　３　）等を用いることができる
。
第５図の装置においては、選択した交点に高電圧を印加
し、強誘電体１１７の帯電方向を変化させることにより
情報の記憶が行なわれる。つまり、第５図の装置は不揮
発性ＲＡＭ　（ＥＥＰＲＯＭ）として機能する。
〔発明の効果〕
本発明によれば、個々の半導体素子を微細化することな
く、装置全体としての大きさを小形化することができ、
また素子の微細化の必要がないため、製造上の困難性が
増加せず、安価に得られるだけでなく、素子の微細化に
伴う信頼性低下のおそれもなく、さらに、装置全体の大
きさを従来のものと同じ大きさとした場合には、メモリ
の容量の増大化及びデータ処理機能の高機能化が図られ
る。
本発明の第２の発明によれば、データ処理に際して必要
とされる情報を予めメモリセルアレイに記憶しておくこ
とができる。
本発明の第３及び第４の発明によれば、データ処理に際
して必要とされる情報を、ユーザが自分で任意のものと
してメモリセルアレイに記憶させることができ、さらに
第４の発明によれば、一旦記憶させた情報を書き換える
こともできる。
【図面の簡単な説明】
第１図は本発明の概念図、第２図は本発明のー実施例の
工程断面図、第３図は第２２図の第１及び第２の配線を
示す概念図、第４図及び第５図は本発明のそれぞれ異な
る実施例の断面図である。 １００・・・半導体基板、２００・・・下層（ＣＰＵ）
、３００・・・上層（メモリセルアレイ）。 図面の浄書（内容に変更なし） ／／Ｙ） 第１図 手 続 補 正 書 （方式） 平成 ｌ 年 月 ／２ 日 平成 年特許願第 号 発明の名称 半導体装置 補正をする者 事件との関係

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板上に、論理演算及びデータ制御などのデ
    ータ処理を行う第１の機能ブロックと、そのデータ処理
    に際して必要とされる情報を予め記憶するための第２の
    機能ブロックとを有する半導体装置であって、 前記第１の機能ブロックは前記半導体基板上に直接的に
    形成されており、 前記第２の機能ブロックのうち、デコーダ及び周辺回路
    等の機能素子部分は前記半導体基板上に直接的に形成さ
    れており、 前記第２の機能ブロックのうち、機能素子を有しないメ
    モリセルアレイは、前記機能素子部分及び前記第１の機
    能ブロックの上方に絶縁膜を介して形成されていること
    を特徴とする半導体装置。 ２、前記メモリセルアレイは、互いに前記絶縁膜を介し
    て形成された、前記デコーダによって選択される複数の
    Ｘ方向導電線と、前記デコーダによって選択される複数
    のＹ方向導電線とを有し、前記Ｘ方向導電線と前記Ｙ方
    向導電線とは、ＸＹ平面にほぼ垂直方向から見て互いに
    交叉している部分のうちの任意のものにおいて、前記予
    め記憶されるべき情報に応じて接続されていることを特
    徴とする請求項１記載の半導体装置。 ３、前記メモリセルアレイは、互いに前記絶縁膜を介し
    て形成された、前記デコーダによって選択される複数の
    Ｘ方向導電線と、前記デコーダによって選択される複数
    のＹ方向導電線とを有し、前記Ｘ方向導電線と前記Ｙ方
    向導電線とは、ＸＹ平面にほぼ垂直方向から見て互いに
    交叉している部分毎において、電圧の印加により破壊し
    て前記Ｘ及びＹ方向導電線を接続する絶縁膜を介して対
    向していることを特徴とする請求項１記載の半導体装置
    。 ４、前記メモリセルアレイは、互いに前記絶縁膜を介し
    て形成された、前記デコーダによって選択される複数の
    Ｘ方向導電線と、前記デコーダによって選択される複数
    のＹ方向導電線とを有し、前記Ｘ方向導電線と前記Ｙ方
    向導電線は、ＸＹ平面にほぼ垂直方向から見て互いに交
    叉している部分毎において、加える電圧の方向に応じた
    向きに分極する強誘電体を介して対向していることを特
    徴とする請求項１記載の半導体装置。
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