JPS5846736B2 - マルチプロセッサ演算制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は複数のプロセッサを用いて機能を向上したマル
チプロセッサ演算制御装置に関する。

近時、ＬＳＩ、マイクロプロセッサ等の半導体技術の急
速な進展を背景として、制御システムにおいてマイクロ
コントローラ、プログラマブルコントローラ（以下ＰＣ
と略称する）等の機能をソフトウェアで表現する機器が
実現されている。

一方、この種の機器に対する機能の高級化および性能向
上、たとえは演算実行速度の向上に関する要求は留まる
ことがない。

このような要求に応える技術手法としてプロセッサのマ
ルチ化が考えられている。

このマルチ化では、一単位のプロセッサで実行していた
演算制御を複数単位のプロセッサに分割して割り当て、
これを並行して実行することにより目的機能、すなわち
プログラムの実行速度の向上を図るようにしたものであ
る。

第１図は従来のマルチプロセッサ演算制御□□装置の一
例を示すブロック図で図中１ａ１ｔ１ａ２・・・・・・
１ａｎはそれぞれプロセッサ、１ｂ１，１ｂ２・・・・
・・１ｂｎはそれぞれのプロセッサ１ ａｌ ｔ １
ａ２・・・・・・１ａｎに接続され、あるいは含まれる
記憶装置である。

また１ｃ１，１ｃ２・・・・・・１ｃｎはそれぞれのプ
ロセッサ１ａ１，１ａ２・・・・・・１ ａｎに接続さ
れ、あるいは含まれる入出力インターフェース、２は共
通記憶装置、３は共通データ母線である。

このような構成のマルチプロセッサ演算制御装置におい
て、各プロセッサ１ａ］ ｌ １ ａ２・・・・・・１
ａｎは、それぞれ所有あるいは組込まれを記憶装置１ｂ
１，１ｂ２・・・・・・１ｂｎに格納されたプログラム
を実行することにより所要の機能を遂行する。

そして共通記憶装置２には各プロセッサ１ａ１゜１ａ２
・・・・・・１ａｎから見た入出力データ、すなわち外
部への入出力信号、演算途中データ、パラメータ、定数
等が格納されている。

そして各プロセッサ’ ａｌ ｓ １ ａ２・・・・・
・１ａｎはこの共通記憶装置２の記憶内容をそれぞれの
プロセッサの所有するプログラムあるいは共通記憶装置
２内のデータの内容によって定まる任意のタイミングで
アクセスすることにより、各プロセッサ１ ａｌ 、
１ ａ２・・・・・・１ａｎ間でのデータの共用化およ
びデータ交換を実現するようにしている。

しかしながらこのようなものでは各プロセッサ１ａ１１
１ａ２・・・・・・１ａｏが共通記憶装置２のデータを
アクセスするメモリーサイクルタイムは各記憶装置１ｂ
１，１ｂ２・・・・・・１ｂｎのメモリーサイクルタイ
ムと略、同等のものが必要とされる。

したがって、共通記憶装置２へのアクセスデータ量は時
間当りの上限値がある。

また、複数のプロセッサが共通記憶装置２を同時にアク
セスする不都合を避けるために、複雑かつ高価なメモリ
アクセス優先制御回路を設ける必要がある。

またこのような同時アクセス要求が生じた場合は特定の
プロセッサが共通記憶装置２をアクセス中は他のプロセ
ッサは、そのプログラムの実行を中止し、そのプロセッ
サ自身がアクセスを許容されるまで待機する必要がある
。

したがって従来のマルチプロセッサ演算制御装置では、
その動作速度は、各プロセッサから共通記憶装置２への
アクセス量と上記メモリサイクルタイムとにより制限さ
れる。

この結果、マルチ化されるプロセッサの数を多くするこ
と、あるいはそれによる演算速度の向上、機能間上等を
図ることは困難であった。

またこのために対プロセスへの応答速度、すなわちリア
ルタイム性を重んじるプログラマブルコントローラ等へ
の適用は困難テあった。

本発明は上記の事情に鑑みてなされたものでマルチ化し
た各プロセッサの共通記憶装置への実効アクセス時間を
短縮し、高速演算を行なえ、また機能向上のための元号
なマルチ化合数を達成することができる新規なマルチプ
ロセッサ演算制御□□装置を提供することを目的とする
ものである。

以下本発明の一実施例を第２図に示すブロック図を参照
して詳細に説明する。

図中Ｐｉ、Ｐ２゜Ｐ３・・・・・・Ｐｎはプロセッサ演
算制御装置、３は共通データ母線、４は送信権順送り用
信号線である。

また上記プロセッサ演算制御装置ＰＩ、Ｐ２゜Ｐ３・・
・・・・Ｐｎはそれぞれプロセッサ部１，１・２．１・
３・・・・・・１・ｎおよびプロセッサ相互の結合用の
インターフェース部５・１，５・２．・・・・・・５・
ｎさらに外部人出信号端子群６・１，６・２゜・・・・
・・６・ｎを設けている。

第３図はプロセッサ演算制御装置の詳細を示すブロック
図で１は第２図図示プロセッサ部を示し、５は第２図図
示入出力インターフェース部を示すものである。

プロセッサ部１はプロセッサ１ａ、プログラム記憶装置
１ｂ、外部インターフェース装置１ｃおよびデータ記憶
装置１ｄを設けている。

またインターフェース部５には送信権順送り制御回路５
ａ、送信データバッファ記憶装置５ｂ、受信データバッ
ファ記憶装置５ Ｃ％母線ドライバ５ｄ、母線レシーバ
５ｅを設けている。

なお６は外部人出信号端子群である。

なおプロセッサ演算制御装置内の各要素間の結合形態に
ついては一般には信号母線を介して相互に結合している
。

このような構成であればプロセッサ１ａはプログラム記
憶装置１ｂに記憶されているプログラムを実行する。

このプログラムの実行過程において、データ記憶装置１
ｄからデータを読み出しこれを参照してプログラムで指
定された演算を行ない演算結果をデータ記憶装置１ｄに
書き込む。

また外部インターフェース装置１Ｃはプロセッサ演算制
御装置と外部とのインターフェースを行なうもので、外
部人出信号端子群６を介して外部からのデータを入力し
、逆にプロセッサ演算制御装置から外部へのデータ出力
を行なう。

外部からの入力データはプロセッサ１ａによりデータ記
憶装置１ｄに書込まれる。

またデータ記憶装置１ｄ内のデータで外部へ出力される
べきものは、プロセッサ１ａより読み出され外部インタ
ーフェース装置１ｃへ転送される。

これらのデータの外部への入出力およびデータ記憶装置
１ｄに対するデータ読み出し、書込みのタイミングはプ
ログラムにより任意に定められる。

ところで第３図に示されるようにプロセッサ１ａから見
てデータ記憶装置１ｄと送信データバッファ記憶装置５
ｂとはデータ書込みに関して同一接続線で並列に接続さ
れる。

したがってプロセッサ１ａの動作によりデータ記憶装置
１ｄの内容が一部更新されるときに更新データがデータ
記憶装置１ｄに書込まれると同時に送信データバッファ
記憶装置５ｂに書き込まれる。

このようにして送信データバッファ記憶装置５ｂに書き
込まれたデータは送信権順送り制（財）回路５ａの側脚
出力Ｓにゲートされそれによって所定のタイミングで順
次に母線ドライバ５ｄを介して共通データ母線３へ出力
される。

そして共通データ母線３へ出力されたデータは該共通デ
ータ母線３に接続されている全てのプロセッサ演算制御
装置において、母線レシーバ５ｅ、受信データバッファ
記憶装置５Ｃを経由してそれぞれのデータ記憶装置１ｄ
に書込まれる。

ここで送信権順送り制（財）回路５ａは各プロセッサ演
算制御装置に設けた送信データバッファ記憶装置５ｂが
複数台、同時に送信状態になることなく送信権を得た送
信データバッファ記憶装置唯一台のみが送信状態となる
ように制（財）するものである。

なおこの場合、各送信データバッファ記憶装置１ｄが均
等に送信権を得ることができるように、たとえば第２図
に示すように各インターフェース部ｓ−ｉ、ｓ・２，５
・３・・・・・・５・ｎをループ状に結線し、その送信
権順送り側脚回路５ａがバトンパス方式で送信権を順次
に申し送るようにしている。

しかして送信権を得た送信データバファ記憶装置５ｂは
定められた時間内に定められた語数のデータをＦＩＦＯ
（先入れ先出しの原則）により共通データ母線３へ出力
する。

この場合、送信データバッファ記憶装置内のすべてのデ
ータを定められた時間内に出力できなかった場合、残っ
たデータについては次に送信権を得たときに処理を行な
うようにしている。

また送信権を得ても出力すべきデータがないときは、た
だちにその送信権を次の送信データバッファ記憶装置５
ｂへ渡す。

なお、送信データバッファ記憶装置の記憶容量はデータ
記憶装置の記憶容量、プロセッサの動作速度、単位時間
におけるデータの更新回数あるいは共通データ母線のデ
ータ伝送速度等との関連で適宜に定められる。

したがって、たとえば送信データバッファ記憶装置５ｂ
に対してプロセッサ１ａから書込まれるデータ量が共通
データ母線の、単位時間に許容される出力データ量を越
え、バッファ記憶容量がオーバーフローしようとした場
合は、プロセッサ１ａは演算動作を中止し、送信バッフ
ァ記憶装置の記憶スペースが明くのをまつ。

したがって、上記実施例のマルチプロセッサ演算制御装
置におけるそれぞれ個有のプログラムを有する各プロセ
ッサは、物理的にはそれぞれ個有のデータ記憶装置を有
し、かつ情報空間では同一のデータ記憶装置を共有する
。

そして各プロセッサ１ａの１１０サイクル、メモリサイ
クルにおける更新データのみを共通データ母線３上へ転
送する。

このようにすれは従来のように一台のデータ記憶装置を
複数のプロセッサで共有するものに比して格段の効果が
得られる。

すなわち共通データ記憶装置のデータ更新を極めて高速
かつ円滑に行なえる。

また共通データ記憶装置のデータ更新の手順は定型的で
あり、ハードウェアあるいはプロセッサのファームウェ
アのみで実現することができる。

したがって、オペレータはユーザソフトウェアの介在を
全く必要とせず、かつ意識することなく動作させること
ができる。

なお本発明は上記実施例に限定されるものではなく、た
とえば上記実施例ではアーキテキチャーおよびアルゴリ
ズムを主体にして説明したがこの実施形態はハードウェ
ア、ファームウェアあるいはソフトウェア等多様に行な
うことができる。

以上詳述したように本発明は複数のプロセッサ演算制御
装置に有するものにおいてデータの更新を行なう場合、
当該プロセッサ演算制御装置のインターフェース部に設
けた送信データバッファ記憶装置に一時的に記憶し、こ
のデータを送信権順送り制御回路の制御により各プロセ
ッサ演算制御装置のデータ記憶装置へ順次に送信するよ
うにしたものである。

したがって、各プロセッサ間でデータの共用化を行なえ
高速にデータの伝送を実施できそれによって制御すべき
プロセスに対する応答速度に関して良好なリアルタイム
性を得ることができるマルチプロセッサ演算制御装置を
提供することができる。

【図面の簡単な説明】

第１図は従来のこの種のマルチプロセッサ演算制御装置
の一例を示すブロック図、第２図は本発明の一実施例を
示すブロック図、第３図は上記実施例のプロセッサ演算
側（財）装置のブロック図である。 Ｐｌ 、Ｐ２・・・・・・Ｐｎ・・・・・・強プロセッ
サ演算制御装置、１ ・１，１・２．・・・・・・１・
ｎ・・・・・・プロセッサ部、３・・・・・・共通デー
タ母線、５・・・・・・インターフェース部、１ａ・・
・・・・プロセッサ、１ｂ・・・・・・プログラム記憶
装置、１ｃ・・・・・・外部インターフェース装置、１
ｄ・・・・・・データ記憶装置。

Claims (1)

【特許請求の範囲】
1. １ プロセッサ部およびインターフェース部を有しプロ
   セッサ部の記憶装置に記憶したプログラムを実行して外
   部インターフェース装置を介して外部機器を制御すると
   ともに上記インターフェース部の送信権順送り制（財）
   回路の制御下で得た送信権により共通データ母線に対し
   てデータの送信を行なう複数のプロセッサ演算制御装置
   を設け、この共通データ母線に接続した共通記憶装置に
   各プロセッサ演算制御装置の入出力データを格納するよ
   うにしたものにおいて、各プロセッサ演算制御装置にお
   いてデータの更新を生じる毎に更新データを該プロセッ
   サ演算制御装置のインターフェース部の送信データバッ
   ファ記憶装置に一時的に記憶しこの格納データを送信権
   順送り制（財）回路の制御により各プロセッサ演算制御
   装置のデータ記憶装置へ上記共通データ母線を介して送
   信することを特徴とするマルチプロセッサ演算制御装置
   。