JPS5847794B2 - 記億装置 - Google Patents

Description

【発明の詳細な説明】 本発明はバイポーラ形高速半導体記憶回路に好適な記憶
装置に関する。

複数個のエミツタを有するトランジスタすなわちマルチ
ェミツタトランジスタを２個組合せたメモリセルは集積
回路化した場合に占有面積が小さいことから大容量の半
導体記憶装置のメモリセルとして好適なものであって、
これを使用したメモリセルの一例を第１図に示す。

同図において、メモリセルＭは２個のエミツタを有する
マルチェミツタトランジスタＱｌ，Ｑ２を備え、各トラ
ンジスタＱｌ，Ｑ２のコレクタはそれぞれ負荷抵抗Ｒｌ
，Ｒ２を通り、共通に接続されて抵抗Ｒ３を通じて電源
端子Ｃ１に接続される。

またトランジスタＱｌ，Ｑ２の各コレクタはそれぞれ互
に相手方のベースに交差接続され、かつ各第１エミツタ
は互いに共通にしてメモリセル選択用のエミツタ駆動端
子Ｅ１に接続され、かつ各第２エミツタは後述する書込
み、読出し用の増幅器Ｓ１ｔ８２に接続される。

かくして１個のメモリセルとしてのフリツプフロツプ回
路が形成される。

なおトランジスタＱ１，Ｑ２の各第２エミツタは他の複
数個のメモリセルを構成するトランジスタの第２エミツ
タにそれぞれ共通に接続されるが、上記第１図において
は簡単のため省略する。

書込兼読出増幅器Ｓ１，Ｓ２はそれぞれ差動増幅器を構
成するトランジスタＱ３ ，Ｑ４およびＱ５，Ｑ６より
なり、Ｑ３とＱ４およびＱ５とＱ６の各エミツタは共通
接続してそれぞれ前記のトランジスタＱｌ，Ｑ２の第２
エミツタに接続し、メモリセルＭの読出し電流あるいは
書込み電流を規定する抵抗Ｒ５ ，Ｒ７を介して電源端
子Ｅ２，Ｅ３に接続され、またトランジスタＱ３，Ｑ５
のコレクタはそれぞれ出力端子ＴＩ，Ｔ２に接続される
と共に抵抗Ｒ４ ，Ｒ６を介して接地される。

またトランジスタＱ３ ，Ｑ５のベースには基準電圧Ｖ
ｒｅｆが加えられ、 トランジスタＱ４，Ｑ６のベース
には情報書込用の入力信号ＶＷｏ ｔＶＷｘが加えられ
る。

次にその動作を説明する。

メモリセルＭの選択はコレクタ電源端子Ｃ１の電圧ＶＸ
ｏを一定とし、エミツタ駆動端子Ｅ１の電ＥＶＸ１を非
選択時には低レベルにし、選択時には高レベルにするこ
とによって行なわれる。

なおこの場合トランジスタＱ１は遮断、Ｑ２は導通状態
にあるものとし、各コレクタ電匡を■ｃ１，■ｃ２とす
る。

メモリセルＭが非選択状態、すなわち端子Ｅ１に印加さ
れるエミツタ駆動電Ｅ■Ｘｔが低レベルのとき、トラン
ジスタＱ２の第１エミツタには常時電流ＩＳＴが流れて
いるが、第２エミツタには電流は流れない。

よって書込み兼読出し増幅器Ｓ２のエミツタ抵抗Ｒ７を
流れる電流■ＲはトランジスタＱ５より抵抗Ｒ７を流れ
るので、トランジスタＱ５の出力電匡Ｖｏｕｔは、 Ｖｏｕ ｔ ＝ Ｖ ｃｃ一α−Ｒ６°■Ｒただしα：
トランジスタのベース接地電流増幅率で示される低い電
モしか現われない。

なお抵抗Ｒ５，Ｒ７を流れる各動作電流は同一電流値■
Ｒに設定される。

次にメモリセルＭが選択状態すなわち端子Ｅ１のエミツ
タ駆動電８ＥＶｘ１が高レベルのとき、トランジスタＱ
２の第２エミツタに電流■Ｒが流れ、これが書込兼読出
し増幅器Ｓ２のエミツタ抵抗Ｒ７に流入するため、コレ
クタ抵抗Ｒ６を流れる電流は減少し、出力端子Ｔ２の電
匝が上昇し、″１″なる情報が読出される。

なおトランジスタＱ１は遮断状態のため、書込み兼読出
し増幅器Ｓ１の出力端子Ｔ１の電匡はエミツタ駆動電匣
ＶＸｔの変化にかかわらず低レベルのままであり、″０
゛′なる情報が読出される。

なおトランジスタＱ１，Ｑ２の第１エミツクに加えるＸ
アドレス電圧■Ｘ１の高レベルの大きさは、基準電ＥＶ
ｒｅｆに対しトランジスタＱ１のコレクタ電ｒＥｖｃ１
は高く、トランジスタＱ２のコレクタ電匡■ｃ２は低く
なるように選ばれる。

またメモリセルＭへの書込みは、上記読出し時と同様に
選択状態にあるときトランジスタＱ４，Ｑ６のベースに
メモリセルのコレクタ電圧の高レベルより高いレベルあ
るいは基準電ＥＶｒｅｆ以下のレベルの信号を加えるこ
とにより″１″あるいは″０″の情報が書込まれる。

なお以上の説明では選択時にエミツタ駆動電圧■Ｘ１の
みを低レベルから高レベルに変化させるとしたが、メモ
リセルの形式によってはエミツタ駆動電玉のみでなく、
コレクタ電源電ａＥｖｘｏ をも低レベルから高レベル
に変化させる方法が有効なことが知られている。

本発明はいうまでもなくこの方法を用いたメモリセルに
ついても適用することができる。

次に上記第１図に示したメモリセルＭおよひ書込み兼読
出し増幅器８１，Ｓ２をｍＸｎ行設けたメモリセルマト
リクスに適用する場合を説明する。

この場合、簡単のため、 ｍ ＝ ｎ ＝ ２ ？場合について説明する。

第２図にこの種の回路の一例を示す。

Ｍ１１，Ｍ１２ ，Ｍ２ １ ，Ｍ２２なる４個のメモ
リセルにおいて、フリツプフロツプ回路を構成する各ト
ランジスタの第２エミツタは２対のデイジット線ＤＬＩ
，ＤＬ１２ ，ＤＬ２１とＤＬ２にそれぞれ接続され、
かつ各コレクタはそれぞれ負荷抵抗を通じてコレクタ電
源あるいはコレクタ駆動線（第１ワード線）に接続され
て電匡■Ｘ１ｏ，■Ｘ２ｏを加えられ、さらに第１エミ
ツタ駆動線（第２ワード線）に接続されて電圧■Ｘ１１
，■Ｘ２１を加えられる。

読出しあるいは書込用の動作電流■Ｒを供給する電流源
ＪＩＬＪ１２，Ｊ２ＬＪ２２はそれぞれデイジット線Ｄ
Ｌｔ，ＤＬ１２，ＤＬ２，，ＤＬ２２に接続される。

読出し情報検出用トランジスタ？Ｒｔｔ ｊ ＱＲ１２
，ＱＲ２１ ｔ ＱＲ２２の各エミツタはそれぞれ上
記のデイジット線に接続され、また各コレクタは″０″
側、９１ １ １１側のデイジット線ごとに共通にして
各コレクタ抵抗Ｒ ８，Ｒ９を経て接地すると共に差動
増幅器ＤＩＦＡに導かれる。

書込制御信号■ｗ１，■ｗｏはトランジスタＱｗ１、，
Ｑｗ１，ＱＷ２ｔ ＞ ＱＷ２２に加えられる。

またトランジスタＱＹｔ ｔ Ｑｙ２は各デイジット線
（Ｙ線）選択信号■Ｙ１，■Ｙ２に応じて非選択のデイ
ジット線対の電位を高めることにより、そのデイジット
線対に接続されたすべてのメモリセル内のフリツプフロ
ツプ回路を構成するトランジスタの第２エミツタを遮断
し、かつそのデイジット線対に接続されている電流源の
電流が読出し情報検出用トランジスタＱＲ，１１ ｔ
ＱＲ，１ｔ ＱＲ２１ ＋ ＱＢ２に流れないように作
用する。

上記第２図のメモリ回路においては、メモリの動作電流
による消費電力をＰＴとすると、ＰＴ＝２ｎ・■Ｒ・
１■ＥＥ ？なり、ＰＴが大きいことが欠点である。

すなわちメモリセル列ｎに比例して消費電力が増大する
ため、メモリセルを集積化して高密度にする上の大きな
障害となる。

また書込制御信号ＶＷｔ ｖｗｏがトランジスタＱｗ
ｎ ，ＱＷ１２ ５ ＱＷ２１ ，ＱＷ２２ を介して
直接的にデイジット線に印加されることや、デイジット
線選択信号によるデイジット線電位の変動のため、デイ
ジット線電正の回復時間が長くなり、デイジット線電位
の変化がメモリセルへの雑音となり、さらにメモリセル
の所要雑音余裕度が大きくなるなどの欠点がある。

本発明はこれらの欠点を除去するためになされたもので
、動作電流を供給する電流源を複数個のデイジット線に
ついて１組とし、動作電流の各デイジット線への供給を
多入力切換回路によって切換えて行なうことにより消費
電力を減少し、デイジット線の電位変動を防止したもの
である。

第３図において、動作電流■Ｒを供給する電流源を複数
個のデイジット線対について１組とし、動作電流の各デ
イジット線への供給はデイジット線（Ｙ線）選択信号■
Ｙ１，■Ｙ２よってベース電位が制御されるトランジス
タＱｙ １１ ，Ｑｙ １２ ＪＱＹ ２１ ５ＱＹ２
と、基準電匣■ｒｅｆ２がそのベースに印加される基準
トランジスタＱＲ、書込信号■ｗｏ，■ｗ１？ベースに
印加される書込制御用トランジスタＱＷｏ，Ｑｗ１で形
成される多入力電流切換回路によって切換えて行なわれ
る。

なお書込信号ＶＷｏ ｔＶＷｔの低レベルを基準電圧Ｖ
ｒｅｆ２に等しくすることにより、基準トランジスタＱ
Ｒは省略することも可能である。

また読出し信号検出用トランジスタＱＲＩＩ ｔ ＱＲ
Ｉｔ ＱＲ２ｔ ，Ｑ’Ｒ．２２は前記第２図における
ものと同様である。

このような構成においてはメモリの動作電流による消費
電力ＰＴは、 ＰＴ＝２ １Ｒ，Ｘ Ｉ ＶＥＥ ｌ ？与えられ、前記第２図に示したものに比してｎ分の１
になる。

すなわち消費電力はメモリセルによって構成されるマト
リクスの列ｎがいかに多くても１列分（実際にはメモリ
セル１個分）の消費電力のみとなる。

また書込み制御用トランジスタの数も前記第２図の場合
のｎ分の１になることも、この構成の長所である。

またさらに書込み制御用トランジスタＱｗｏ，Ｑｗ１の
エミツタによってデイジット線力埴接駆動されることが
ないため、デイジット線上に現われる雑音電匡がきわめ
て軽減される利点がある。

次に上記第３図の回路をさらに改良し、非選択時にデイ
ジット線の電位が上昇するおそれをなくして、これによ
るメモリセルの誤動作、ならびに達成可能なサイクル時
間が制限される欠点を防止し、かつデイジット線におけ
る雑音発生を軽減した実施例を第４図に示す。

同図においてトランジスタＱＹｔ，ＱＹ１２，ＱＹ２、
，ＱＹ２２が遮断状態のとき、それぞれ対応するデイジ
ット線の電位がほぼ基準電ＥＶｒｅｆ１からＱＲＩＩ
ｔＱＲＩｔ ＱＢ，２１ ，ＱＢ，２なる各トランジス
タのベース・エミツタ順方向電巴■ＥＥを差引いた値に
するための抵抗Ｒｌ １，Ｒｌ ２，Ｒ２１，Ｒ２２を
各デイジット線と負電源■ＥＥの間に接続することによ
り、デイジット線電位の上昇ならびに雑音発生を防止し
たものである。

たとえば、トランジスタＱＲＩ，抵抗Ｒ１１ ，負電源
ＶＥＲは、図の最も左のデイジット線が選択されず、し
たがって、電流■Ｒが流れていないときには、トランジ
スタＱＲ１１，抵抗Ｒ１１，負電源■ＥＥから形成され
る通路に電流が流れるため、このデイジット線の電正は
Ｖｒｅｆ，により決まる電？に保持される。

このように、選択されないジット線の電正を所定値に保
持する手段を設けることにより、非選択デイジット線電
位の上昇および雑音発生が防止される。

このようにトランジスタＱＲｔと、抵抗Ｒ１１および負
電源■ＥＥからなる電流通路とが電圧保持の役目をする
。

しかも、この保持回路は本実施例ではトランジスタＱＲ
，１１とその他のわずかな回路のみからなるので簡単な
回路である。

とくに、本実施例のごとく、読出し用のトランジスタＱ
Ｒｔをそのまま電正保持用トランジスタとして用いると
きには、電正保持回路はさらに簡単になる。

さらに第５図に他の実施例を示す。

同図においてはデイジット線選択用のトランジスタＱｙ
１３，ＱＹ３はカソードを共通接続したダイオード対Ｄ
１１とＤ１２，Ｄ２１とＤ２２と共に、前記第４図にお
いて使用した雑音防止用抵抗Ｒ１１，Ｒ１２，Ｒ２１，
Ｒ２２と同等の作用を行なう電流源ＪＯ１ ，ＪＯ２を
選択されたデイジット線から切離す作用をする。

たとえば、デイジソト線選択信号ＶＹｔが低レベルのと
き、トランジスタＱＹＩＩ ＞ ＱＹ１２がともにオフ
であり、電流■ＲはメモリセルＭ１１，Ｍ２１に接続さ
れた一対のデイジット線に供給されない。

一方、トランジスタＱＹ１３はオフであるので、トラン
ジスタＱ８、１のベース電圧は負電圧ＶＳＳに等しいの
で、トランジスタ対ＱＳＩＩ ，ＱＳ１２の内、正電Ｅ
Ｖ ｒｅｆが与えられているトランジスタＱｓ１がオ
ンとなる。

同様にトランジスタ対Ｑｓ ，ｓ ，Ｑｓ １４の内、
トランジスタＱｓ１４がオンとなる。

したがって、抵抗Ｒ３Ｌ．．ｌ−ランジスタＱＳ １２
，ＱＲＩＩ、ダイオードＤｌｌ、負電源Ｊ。

１からなる電流通路と抵抗Ｒ３２、トランジスタＱＳｔ
３ｊ ＱＲ１２、ダイオードＤ１２、負電源Ｊ。

１からなる電流通路に電流ＩＨが分散して流れる。

この結果上記の一対の非選択のデイジット線の電位はト
ランジスタＱＲｔ １ ，Ｑ１２のベースに印加される
基準電圧Ｖ ｒｅｆ１により決まる電正に保持される。

このように電流源Ｊｏ１、ダイオードＤ１１，Ｄ１２、
トランジスタＱＲＩＩ ｔ ＱＲｔ等は非選択のデイジ
ット線を電流源Ｊ。

１に接続することにより、その電圧を保持する働きをす
る。

一方、信号■Ｙ１が高レベルのときには、トランジスタ
ＱＹ１３がオンとなり、ダイオードＤ１１，？１２のカ
ソードの電玉は、トランジスタのペースエミツタ間降下
分だけ低い値になる。

一方レベルシフト回路Ｌ１を介してトランジスタＱＹ１
１，ＱＹ１に信号■Ｙ１をレベルシフトした電正が印加
され、これらのトランジスタがオンとなり、電流■が流
れる。

したがって、レベルシフト量を適当に選ぶことにより、
ダイオードＤ１１，Ｄ１２のアノード電圧をこれらのカ
ソード電圧より低くできる。

この結果ダイオードＤｌｌ，Ｄ１２はオフとなり、電流
源Ｊ。

１はこれらの非選択のデイジット線から切り離される。

なお、電流源Ｊ。１の電流■Ｈは、トランジスタＱＹｔ
ａを介して抵抗Ｒ３３に流れることになる。

レベルシフト回路Ｌｌ，Ｌ２は次に説明するように場合
によっては省略することができる。

すなわちトランジスタ対ＱＹ １１とＱＹ１２ ｊ Ｑ
Ｙ２とＱＹ２のそれぞれ共通接続したベースを前記ダイ
オード対Ｄ１１とＤ１２，Ｄ２１とＤ２２のそれぞれ共
通接続したカソードによって駆動することにより、トラ
ンジスタＱＹｔａ ｊ ＱＹ２３にレベルシフト回路Ｌ
１ ｔ Ｌ ２の作用を兼ねさせることができる。

上記第５図においては基準トランジスタＱＲｕｔＱＲｔ
ｔ ＱＲ，２１ ，ＱＢ２の各コレクタにそれぞれトラ
ンジスタＱｓＨとＱ３１２ ｔ ＱＳ１３とＱＳ１４
ｊ ＱＳ２１とＱｓ２２，Ｑｓ２３とＱＳ２４よりなる
電流切換回路を設け、読出し信号の論理和回路形成用の
抵抗Ｒ３１，Ｒ３２へ流れる電流は選択されたデイジッ
ト線からのみとする作用を行なわせる。

この電流切換回路の制御信号としては、前記の電流源Ｊ
ＯＩ，ＪＯ２の電流■Ｈにより抵抗Ｒ３３，Ｒ３４に生
ずる電圧降下を用いる。

次に読出し増幅器について説明する。

上記第５図の読出し増幅器として従来は差動増幅器が用
いられるが、その出力を常時は低レベルにして読出し出
力が゛′１″のときのみ高レベルとし、かつこれを出力
エミツタホロワのエミツタでワイアドオアをとることが
できるようにするため、通常はストローブバルスを用い
てこれを達或している。

これに対し本発明においては抵抗Ｒ３１，Ｒ３２の一端
に印加される電圧■Ｂｔ ｔ ＶＢ２Ｍこ適当な電位差
を加えることにより、きわめて簡単にこれを行なうもの
である。

第６図はこれを施した差動増幅器とその入力部を示す。

同図においては抵抗Ｒ３５を設けたことｌこより、前記
第５図における電源電圧■Ｂ１，■Ｂ２に差をもたせた
場合と等価的な作用をもたせたものである。

かくすることＩこより差動増幅器を構成するトランジス
タＱＡＩ ＋ ＱＡ２の動作を安定にし、無入力時にお
ける出力を低レベルに保ち、読出し出力が″１′゛のと
きのみ高レベルとすることができる。

第５図に示した回路ではトランジスタＱＹ１３、ダイオ
ードＤｌｌ，Ｄ１２、電流源Ｊ。

１等により電圧保持回路が形成されるが、この回路は第
４図の回路に比べて、実質的には、ダイオードＤ１１，
Ｄ１２を余分に必要とするが、すでに述べたごとく、こ
のトランジスタＱＹ１３のコレクタ電流を用いて読出し
増幅器を制御することができるという利点がある。

以上詳述したように、本発明によるときは電流切換形記
憶装置の読出し電流または書込み電流供給用電流源の数
を減少し消費電力をきわめて減少することができ、デイ
ジット線の電位変動を軽減してこれによる雑音を減少し
、さらに読出し増幅器を安定に動作するようにしたもの
で、半導体記憶装置として大きな利点をもたらすもので
ある。

なお、本願の発明により電力消費が節約されたが、電力
消費を従来と同じ値まで許容すると、本願の電流源の電
流容量を増大することができる。

すなわち、各デイジット線に結合されていた個々の電流
源を１個所に集中的に配置したこと等価になり、？れに
より、消費電力を増大せずに高速化が可能となるという
大きな効果を発揮することになる。

【図面の簡単な説明】

第１図は電流切換形マルチェミツタメモリセルおよび読
出し、書込み回路を示す回路図、第２図は上記第１図の
メモリセルを用いたメモリマトリクス回路図、第３図は
本発明の実施例の内，消費電力低減に関する部分の回路
図、第４図ないし第６図は本発明の実施例の回路図であ
る。 Ｃ１・・・・・・電源端子、Ｅ１・・・・・・エミツク
駆動端子、Ｅ２ ， Ｅ３・・・・・・電源端子、ＤＩ
ＦＡ・・・・・・差動増幅器、ＪＬＪ２，ＪＩＬＪ１２
，Ｊ２ＬＪ２２・・・・・・電流源、Ｌｌ，Ｌ２・・・
・・・レベルシフト回路、Ｍ，Ｍｌ １ ，Ｍ１ ２
，Ｍ２ １ ，Ｍ２２・・・・・・メモリセル、Ｑ１，
Ｑ２・・・・・・メモリセル用トランジスタ、ＱＲ・・
・・・・基準トランジスタ、ＱＲ ｔｔ〜ＱＲ１３ ｔ
ＱＲ２１〜ＱＲ２３・・・・・・読出し信号検出用ト
ランジスタ、Ｑｓ１１〜Ｑｓ１４ ，ＱＳ２〜ＱＳ２４
・・・・・・読出し回路切換用トラ′ジスタｓ Ｑｗｏ
＋ Ｑｗ． ｔ Ｑｗｔｔ ，ＱＷ１２ ＞ ＱＷ２
ｔｔＱＷ２Ｊ・・・・・・書込み制御用トランジスタ、
ＱＹｔｔ〜ＱＹ１３，ＱＹ２〜ＱＹ２３・・・・・・デ
イジット線選択用トランジスタ、Ｓ１，Ｓ２・・・・・
・書込兼読出増幅器、Ｔ１，Ｔ２・・・・・・出力端子
、Ｖｒｅｆ ， Ｖｒｅｆｏ，■ｒｅｆ１，’Ｖ’ｒｅ
ｆ２゜゜゜゜゜゜基準電圧・■ＥＥツ■Ｂｌ，■Ｂ２，
■ＳＳ：電源電圧、■Ｙ１，■Ｙ２・・・・・・デイジ
ット線対選択信号、■ｗｏ，■ｗ１・・・・・・書込制
御信号、Ｒ１１，Ｒ１２ ，Ｒ２ １ ，Ｒ２２・・・
・・・雑音防止用抵抗。

Claims (1)

1. 【特許請求の範囲】 １ 複数のワード線および複数のデイジット線およひ各
   ワード線と各デイジット線の交点に設けられたメモリセ
   ルからなるメモリセルマトリックスと、該デイジット線
   を介して選択されたメモリセルの読出し又は書込みを行
   う回路と、上記複数のデイジット線に共通に設けられた
   電流源と、該電流源を選択すべきテイジット線に選択的
   に接続するためのスイッチ手段と、各デイジット線の電
   圧を当該デイジット線が非選択の時に所定の値に保持す
   るための電玉保持回路を各デイジットに設けた記憶装置
   。 ２ 該電正保持回路の各々は、対応するデイジット線に
   エミツタが接続されたトランジスタと、該エミツクに接
   続され、該電流源の電流と異なる電流を流すための電流
   通路とからなり、非選択時に該トランジスタのベースに
   印加される電圧により定まる電圧に対応するデイジット
   線の電玉を保持するものである第１項の記憶装置。