JPS5848875A - メモリの試験装置 - Google Patents
メモリの試験装置Info
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- JPS5848875A JPS5848875A JP56147399A JP14739981A JPS5848875A JP S5848875 A JPS5848875 A JP S5848875A JP 56147399 A JP56147399 A JP 56147399A JP 14739981 A JP14739981 A JP 14739981A JP S5848875 A JPS5848875 A JP S5848875A
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- 230000002950 deficient Effects 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000007257 malfunction Effects 0.000 claims description 2
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- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリの試験装置に関する。
今日ランダムアクセスメモリの試験装置は一般にテスト
するメモリ（以Ｔ Ｄ Ｕ Ｔと呼ぶ）に加えるテスト
条件をプログラムによって記述し、コンピュータを介し
てＤ Ｕ’ Ｔに印加する電Ｉｆ＠電圧、クロックの振
幅及び時間幅等を設定するよう構成されて込る。またテ
ストパターンの発生に関しては。
するメモリ（以Ｔ Ｄ Ｕ Ｔと呼ぶ）に加えるテスト
条件をプログラムによって記述し、コンピュータを介し
てＤ Ｕ’ Ｔに印加する電Ｉｆ＠電圧、クロックの振
幅及び時間幅等を設定するよう構成されて込る。またテ
ストパターンの発生に関しては。
ＤＵＴのサイクルタイムが通常コンピータのサイクルタ
イムより、高速である為、高速で動作可能なパターン発
生器（以下ＰＧと呼ぶ）とＰＧがらの信号をうけてＤＵ
’ｌ’に印加される信号を発生させるドライバ（以下Ｄ
Ｕ几と呼ぶ）の双方をコンビｘ−夕によ勺制御しＤ Ｌ
Ｊ ’１’に印カ日するアドレス制御クロ、り、データ
等を発生させる構成となっている。したがっであるテス
トパターンでＤＵＴをテスト中［ＤＵＴに不良もしくは
誤動作が起こった場合は、上述のようにＩ） Ｕ Ｔの
サイクルタイムは通常コンピュータのサイクルタイムよ
す高速である為に、その不良アドレス及び不良ビットを
コンピュータにより記録することはできない。そこで最
近の半導体メモリの試験装置ｕにおりてはＪ’Ｇと同期
して動作可能な高速のメモリをもつ不良アドレス及び不
１（ビットの記憶値Ｗ（以下’Ｉ’ Ｊ） Ｍと呼ぶ）
が組み込まれている。Ｔ Ｉ） Ｎは、Ｐ（］から１）
ＵＴに印７ＪＩＩ しているアドレスと同一のアドレス
を内部にもつメモリのアドレスとし、まｉ ＋） ’Ｕ
Ｔ ノ出力と１七で発生する期待値が一致するかどう
かを内部にもつメモリの書きこみデータとすることにｊ
、り、、Ｔ）ＵＴ２の不良アドレス及び不良ピットの記
録が行なえるようにｆｌｉｌＪ側ｌされている。
イムより、高速である為、高速で動作可能なパターン発
生器（以下ＰＧと呼ぶ）とＰＧがらの信号をうけてＤＵ
’ｌ’に印加される信号を発生させるドライバ（以下Ｄ
Ｕ几と呼ぶ）の双方をコンビｘ−夕によ勺制御しＤ Ｌ
Ｊ ’１’に印カ日するアドレス制御クロ、り、データ
等を発生させる構成となっている。したがっであるテス
トパターンでＤＵＴをテスト中［ＤＵＴに不良もしくは
誤動作が起こった場合は、上述のようにＩ） Ｕ Ｔの
サイクルタイムは通常コンピュータのサイクルタイムよ
す高速である為に、その不良アドレス及び不良ビットを
コンピュータにより記録することはできない。そこで最
近の半導体メモリの試験装置ｕにおりてはＪ’Ｇと同期
して動作可能な高速のメモリをもつ不良アドレス及び不
１（ビットの記憶値Ｗ（以下’Ｉ’ Ｊ） Ｍと呼ぶ）
が組み込まれている。Ｔ Ｉ） Ｎは、Ｐ（］から１）
ＵＴに印７ＪＩＩ しているアドレスと同一のアドレス
を内部にもつメモリのアドレスとし、まｉ ＋） ’Ｕ
Ｔ ノ出力と１七で発生する期待値が一致するかどう
かを内部にもつメモリの書きこみデータとすることにｊ
、り、、Ｔ）ＵＴ２の不良アドレス及び不良ピットの記
録が行なえるようにｆｌｉｌＪ側ｌされている。
本発明の１」的はＴ ｌ’） Ｍの新Ｃ）シい制御方式
を提供することにより、効果的な半導体メモリのテスト
及び不良解四を町■目とすることＶＣある。
を提供することにより、効果的な半導体メモリのテスト
及び不良解四を町■目とすることＶＣある。
以下に従来のＴ Ｄ Ｍの制御方式の一例と本発明の具
体的実施による’Ｉ’ Ｉ） Ｍの制御ｌｉｌ方式を示
（−７双方の相異点及び本発明の実施による効果を説明
する。
体的実施による’Ｉ’ Ｉ） Ｍの制御ｌｉｌ方式を示
（−７双方の相異点及び本発明の実施による効果を説明
する。
なお、説明においては本発明の主旨を簡潔に表現する為
に半導体メモリの試験装置全体の↑１゛り成及び具体的
な回路は省略しであるが、本発明は公知の回路技術で十
分実現可能である。
に半導体メモリの試験装置全体の↑１゛り成及び具体的
な回路は省略しであるが、本発明は公知の回路技術で十
分実現可能である。
第１図は従来の半導体メモリの試験装置中のｌ’Ｇ、
Ｉ）Ｕｌ（、、’Ｉ’ｌ）Ｍ及びＩ）Ｕｉ’ の接続関
係を示す構成図である。
Ｉ）Ｕｌ（、、’Ｉ’ｌ）Ｍ及びＩ）Ｕｉ’ の接続関
係を示す構成図である。
第１図において１’（、Ｊ Ｉ ０１は１間偵１１クロ
、クイｄ号戸、１書込みデータ及び読出しの期待値信号
り、Ａｌ１及びアドレス信号ダ１．を発生し、何月１．
． 、 ｌ、２． ｙ５．３はそれぞれ］’）Ｕｌｌ、
１０２ 、１．）Ｉ丹ＬＨ）３．用月も１０４ （ｉ
７介してＩ）Ｕ’ｌ’ １０５ にそれぞれ信号Ｓ’Ｉ
ｙ 、ＶＩｕ＋ ＋ ｆｌｒｔと］−て供給されるよう
構成されている。ｉ’Ｊ）Ｍ １０７は、Ｐ（Ｊ １０
１から信”：１ ’ｌ’ Ｉ Ｉ ＋ ｌ ＋ ３ を
それぞれ書込み’＋Ｉｉｊ制御信号及び書きこみアドレ
スイ、（号として人力し。
、クイｄ号戸、１書込みデータ及び読出しの期待値信号
り、Ａｌ１及びアドレス信号ダ１．を発生し、何月１．
． 、 ｌ、２． ｙ５．３はそれぞれ］’）Ｕｌｌ、
１０２ 、１．）Ｉ丹ＬＨ）３．用月も１０４ （ｉ
７介してＩ）Ｕ’ｌ’ １０５ にそれぞれ信号Ｓ’Ｉ
ｙ 、ＶＩｕ＋ ＋ ｆｌｒｔと］−て供給されるよう
構成されている。ｉ’Ｊ）Ｍ １０７は、Ｐ（Ｊ １０
１から信”：１ ’ｌ’ Ｉ Ｉ ＋ ｌ ＋ ３ を
それぞれ書込み’＋Ｉｉｊ制御信号及び書きこみアドレ
スイ、（号として人力し。
また判星器１０６によって信は処２とＩ） ＩＪ ’ｖ
の出力信号戸、８との一致を判定し１１］込みデータと
するよう構成されている。したがって′１゛川Ｖ１１０
７への不良アドレスの書きこみの制φ１１は１″（）１
０１があるテストパターンを実行するとＤ山ｔ１．０２
、．１）ｔＪｌも１０３ＤＵＩも１０４を介して信号
がｌ） ＩＪ ’ｌ’ ｌ ０７しＣ閉力１１されＩ）
ＵＴ１０７が動作状態となるがｂ イＨシｊΔＩ＋によ
り］） Ｕ Ｔが読出し斗尺態にあるときｆｌＪ＞尼器
１０６によりＤＵ’ｌｌ’ １０５から読み出きれるデ
ータと、ｌ’ｃｉ１０１で発生される仇出しの期待値と
の一致が得られないと、ＰＯＩＯＩから出力されるアド
レス信号１．、。
の出力信号戸、８との一致を判定し１１］込みデータと
するよう構成されている。したがって′１゛川Ｖ１１０
７への不良アドレスの書きこみの制φ１１は１″（）１
０１があるテストパターンを実行するとＤ山ｔ１．０２
、．１）ｔＪｌも１０３ＤＵＩも１０４を介して信号
がｌ） ＩＪ ’ｌ’ ｌ ０７しＣ閉力１１されＩ）
ＵＴ１０７が動作状態となるがｂ イＨシｊΔＩ＋によ
り］） Ｕ Ｔが読出し斗尺態にあるときｆｌＪ＞尼器
１０６によりＤＵ’ｌｌ’ １０５から読み出きれるデ
ータと、ｌ’ｃｉ１０１で発生される仇出しの期待値と
の一致が得られないと、ＰＯＩＯＩから出力されるアド
レス信号１．、。
で示されるアドレスを不良アドレスとし５判定器１０６
での判定結果を不良す計としてＴＩ）Ａ１１１０７に記
録される。したがって第１図に示すＴ Ｄ Ｍのｆｌｊ
ｌＪ御方式では、１つのテストパターン中にｌ） Ｕ
’Ｉ’の同じアドレスを２回以上読み出す動作が含まれ
ると、Ｔ Ｉ） Ｍ ＶＣあるアドレスが不良と記録さ
れた場合に、その不良が例回目の読み出し時に発生した
不良であるのが区別することができなかった。
での判定結果を不良す計としてＴＩ）Ａ１１１０７に記
録される。したがって第１図に示すＴ Ｄ Ｍのｆｌｊ
ｌＪ御方式では、１つのテストパターン中にｌ） Ｕ
’Ｉ’の同じアドレスを２回以上読み出す動作が含まれ
ると、Ｔ Ｉ） Ｍ ＶＣあるアドレスが不良と記録さ
れた場合に、その不良が例回目の読み出し時に発生した
不良であるのが区別することができなかった。
そこで従来のＴ Ｄ Ｍの制御方式では上述のような場
合、テストパターンを複数個にわけることにより不良を
発生する動作を区別し・なければならず。
合、テストパターンを複数個にわけることにより不良を
発生する動作を区別し・なければならず。
プログラムの作成及びテストに多くの時間を必要として
ｂた。
ｂた。
本発明の目的は上記欠点を解消し、短時間のプログラム
作成及びテストを可能とすることにある。
作成及びテストを可能とすることにある。
本発明は半導体メモリの試験装置において、 ＰＧ内に
’１” Ｉ） Ｍ ＴｉＣ書きこむ゛アドレスの一部も
しくは全部を１） ’［Ｊ Ｔに印加するアドレスと独
立して１（ｉｌＪ 御できるレジスタをもうけたことを
特徴とする。
’１” Ｉ） Ｍ ＴｉＣ書きこむ゛アドレスの一部も
しくは全部を１） ’［Ｊ Ｔに印加するアドレスと独
立して１（ｉｌＪ 御できるレジスタをもうけたことを
特徴とする。
以下に本発明によるＴ１３ＭのｆｌｊｌＪ御方式の具体
例５− を示し説明する。
例５− を示し説明する。
第２図は本発明によるＴ Ｉ） Ｍの制御方式の一実施
例であり、 ｌ’０．Ｊ）ＩＪＩＬ、１１０Ｍ及び１）
ＬＪ Ｔの接続関係を示す構成図である。第２図におい
て信号１２． 。
例であり、 ｌ’０．Ｊ）ＩＪＩＬ、１１０Ｍ及び１）
ＬＪ Ｔの接続関係を示す構成図である。第２図におい
て信号１２． 。
戸、□、ｌＺ’ｔ３及び何月、ｇ、、 、 ｇ、６．
ｇ、７ はそれぞれ第１図の信号戸口、熟宜１戸１．及
び信号戸１５ ＋ ９’ ＋ａ １ｙ４．にイｌ当し、
１〕■月も２０２，２０３，２０４はそれぞれ第１図の
ＤＵＩＬ１０２ 、１０３ 、１０４に相当し、 １．
’０２０１、ＤＵＴ２０５、判定器２０６及びＴＩ）Ｍ
２Ｏ３はそれぞれ第１図のＰＣ＋１０１ 、 Ｊ）ＵＴ
Ｉ ０５、判定器１０６及び’ｖＤＭｔ０７ Ｉｔこ相
当する。信号すＪ換え器２（）８はＰＧ２０１から発生
される信号ｙ３２４をアドレス信号としてＩ）ＵＩＬ２
０２を介してＩ）ＵＴ２０５に印加するかまたはＴ Ｉ
）Ｍ ２０７に百接印）Ｊｎするかを切換える機能を有
する。第２図に示す本発明によるＴｏ＋ｖ＋の制御方式
は、第１図に示す従来のＴ Ｉ） Ｍ制御方式がＰ（）
１０１から出力されるアドレス信号ΔＩ３で決められる
アドレスを不良アドレスとしてＴ Ｄ Ｍ２Ｏ３に記録
するのに対して、１’（）２０１から出力されるアドレ
ス信号９６２．とＴ Ｉ）Ｍアドレス１ｌｉｌＪ側１用
６一 信号右、の両方により決められるアドレスを不良アドレ
スとしｆ、 Ｔｌ’）Ｍ２０７ ＶＣ，記録する。信号
ダ、３はＤＵ’ｌ’２０５が実際にアクセスされている
アドレスであるのに対し、信号φ２４はテストパターン
発生用プログラムでＤＵＴに印υ１１するアドレスとは
独立に！ｌ＋１．ｌ ｉｌすることができるので、テス
トパターン中にＪ） ｒＪ ｌ’の同一アドレスを複奴
回［洸み出す動作が含ｉれる場合、個々の読み出し７１
１１作ごとに相異なるＴ Ｉ） Ｍアドレス１ｔｔｌＪ
御用信号φ２４を指だすれＰ；−ｒ、 １つのテスト
パターンｅ１回実行するだけでそのテストパターン中の
何回目の、洗出し時に発生した不良で・ｋ）るのか区別
してｉ’ Ｉ）Ｍ ２０７に記録することができる。’
Ｉ”ｌ）Ｍ２Ｏ３に記録された不良アドレスは、’Ｉ”
ｌ）Ｍ２Ｏ３のアドレス中１言号り、４で決定されたア
ドレスによりその不良アドレスを区別して処ｊ４１（を
行なうことができる。
ｇ、７ はそれぞれ第１図の信号戸口、熟宜１戸１．及
び信号戸１５ ＋ ９’ ＋ａ １ｙ４．にイｌ当し、
１〕■月も２０２，２０３，２０４はそれぞれ第１図の
ＤＵＩＬ１０２ 、１０３ 、１０４に相当し、 １．
’０２０１、ＤＵＴ２０５、判定器２０６及びＴＩ）Ｍ
２Ｏ３はそれぞれ第１図のＰＣ＋１０１ 、 Ｊ）ＵＴ
Ｉ ０５、判定器１０６及び’ｖＤＭｔ０７ Ｉｔこ相
当する。信号すＪ換え器２（）８はＰＧ２０１から発生
される信号ｙ３２４をアドレス信号としてＩ）ＵＩＬ２
０２を介してＩ）ＵＴ２０５に印加するかまたはＴ Ｉ
）Ｍ ２０７に百接印）Ｊｎするかを切換える機能を有
する。第２図に示す本発明によるＴｏ＋ｖ＋の制御方式
は、第１図に示す従来のＴ Ｉ） Ｍ制御方式がＰ（）
１０１から出力されるアドレス信号ΔＩ３で決められる
アドレスを不良アドレスとしてＴ Ｄ Ｍ２Ｏ３に記録
するのに対して、１’（）２０１から出力されるアドレ
ス信号９６２．とＴ Ｉ）Ｍアドレス１ｌｉｌＪ側１用
６一 信号右、の両方により決められるアドレスを不良アドレ
スとしｆ、 Ｔｌ’）Ｍ２０７ ＶＣ，記録する。信号
ダ、３はＤＵ’ｌ’２０５が実際にアクセスされている
アドレスであるのに対し、信号φ２４はテストパターン
発生用プログラムでＤＵＴに印υ１１するアドレスとは
独立に！ｌ＋１．ｌ ｉｌすることができるので、テス
トパターン中にＪ） ｒＪ ｌ’の同一アドレスを複奴
回［洸み出す動作が含ｉれる場合、個々の読み出し７１
１１作ごとに相異なるＴ Ｉ） Ｍアドレス１ｔｔｌＪ
御用信号φ２４を指だすれＰ；−ｒ、 １つのテスト
パターンｅ１回実行するだけでそのテストパターン中の
何回目の、洗出し時に発生した不良で・ｋ）るのか区別
してｉ’ Ｉ）Ｍ ２０７に記録することができる。’
Ｉ”ｌ）Ｍ２Ｏ３に記録された不良アドレスは、’Ｉ”
ｌ）Ｍ２Ｏ３のアドレス中１言号り、４で決定されたア
ドレスによりその不良アドレスを区別して処ｊ４１（を
行なうことができる。
１だ信号戸、４は、コンピュータをブ「して信号切換器
２０８をｆｌｉｌｌ俳４１することにより、アドレス信
号に切換えて使用することも可能であり、捷だ不用のと
きは使用しないようにすればテストパターン発生用プロ
グラムの記憶領域の増加を−まねくこともない。同様に
信号い、４を見１込みデータ及び読出しの期待値信号に
切換えて使用することもげ能である。
２０８をｆｌｉｌｌ俳４１することにより、アドレス信
号に切換えて使用することも可能であり、捷だ不用のと
きは使用しないようにすればテストパターン発生用プロ
グラムの記憶領域の増加を−まねくこともない。同様に
信号い、４を見１込みデータ及び読出しの期待値信号に
切換えて使用することもげ能である。
捷だ本発明によるＴ Ｉ） Ｍの制イ１ｉｌｌ方式は］
） Ｕ ｉ’の記憶容量よりＴ Ｄ Ｍの記憶谷付が大
きいことが前提となるが、’ｌ’ｌ）Ｍは通常そのテス
ト装置でテスト可能な最大の記録谷叶全もち、かつその
テスｊ・装置でテスト可１１０な最小のサイクルタイム
で動作することが可能であるので、Ｉ）Ｕ’ｌ’のｂ己
・ｌ：ｔｉｔ Ｗ ｉ辻がＴ Ｄ Ｍの記憶容量より小
さい場合は、前述の効果を得ることができ、捷た１）
Ｕ Ｔと’ｉ’ Ｉ） Ｍの記憶容量が等しいかもしく
はＬ） Ｕ ｉ’の方が大きい場合は。
） Ｕ ｉ’の記憶容量よりＴ Ｄ Ｍの記憶谷付が大
きいことが前提となるが、’ｌ’ｌ）Ｍは通常そのテス
ト装置でテスト可能な最大の記録谷叶全もち、かつその
テスｊ・装置でテスト可１１０な最小のサイクルタイム
で動作することが可能であるので、Ｉ）Ｕ’ｌ’のｂ己
・ｌ：ｔｉｔ Ｗ ｉ辻がＴ Ｄ Ｍの記憶容量より小
さい場合は、前述の効果を得ることができ、捷た１）
Ｕ Ｔと’ｉ’ Ｉ） Ｍの記憶容量が等しいかもしく
はＬ） Ｕ ｉ’の方が大きい場合は。
従来の制御方式と同様の機能を有するという経済性をそ
なえている。
なえている。
第１図は従来の半ｚ、！４体メモリの試験装置中の１′
（」、ＤＵ几、Ｔ１．）Ｍ及びＩ）ＩＪ ’１１’ の
接続関係分水す＋１６成図であり第２図は２本発明の具
体的実施例であるところの十２導体メモリの試験装置中
のＰＧ 、 Ｉ）ＵＲ。 Ｔ Ｉ）Ｍ及びｌ） Ｕ ｉ”の接続関係を示す構成図
である。 １０２．１０３，１０４，２０２，２０３．２０４−−
−−−−ＤＶＩｔ。 １ｔ ９− 一１つ ブ ［２コ Ｚ Ｚ 図 ０ｆ 偽２％９．へ ｉ ２”１７７ Ｚｕ 開勉 Ｚり７ ら〃 Ｓ
（」、ＤＵ几、Ｔ１．）Ｍ及びＩ）ＩＪ ’１１’ の
接続関係分水す＋１６成図であり第２図は２本発明の具
体的実施例であるところの十２導体メモリの試験装置中
のＰＧ 、 Ｉ）ＵＲ。 Ｔ Ｉ）Ｍ及びｌ） Ｕ ｉ”の接続関係を示す構成図
である。 １０２．１０３，１０４，２０２，２０３．２０４−−
−−−−ＤＶＩｔ。 １ｔ ９− 一１つ ブ ［２コ Ｚ Ｚ 図 ０ｆ 偽２％９．へ ｉ ２”１７７ Ｚｕ 開勉 Ｚり７ ら〃 Ｓ
Claims (1)
- 【特許請求の範囲】 テストパターン実行中に被試験半導体メモリの不良アド
レス及び不良ビットを記録可能な記憶装置を内蔵した半
導体メモリの試験装置において。 上記記憶装置に対しテストパターン発生器から供給され
、かつ被試験半導体メモリ用の人力信号とは独立して制
御可能な信号を人力信号の一つとすることにより該信号
をもちいてテストパターン中に発生する被試験半導体メ
モリの同一アドレスでの″４ｉ数回の誤動作を個々に区
別して記録することを特徴とするメモリの試験装置ｔ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147399A JPS5848875A (ja) | 1981-09-18 | 1981-09-18 | メモリの試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147399A JPS5848875A (ja) | 1981-09-18 | 1981-09-18 | メモリの試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848875A true JPS5848875A (ja) | 1983-03-22 |
Family
ID=15429397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147399A Pending JPS5848875A (ja) | 1981-09-18 | 1981-09-18 | メモリの試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848875A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001229693A (ja) * | 1999-12-29 | 2001-08-24 | Infineon Technologies Ag | 半導体集積メモリ |
-
1981
- 1981-09-18 JP JP56147399A patent/JPS5848875A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001229693A (ja) * | 1999-12-29 | 2001-08-24 | Infineon Technologies Ag | 半導体集積メモリ |
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