JPS5849B2 - マイクロプログラムセイギヨシキデ−タシヨリソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロプログラムにより制御されるデータ
処理装置、即ちマイクロプログラム制御式データ処理装
置に関するものである。

マイクロプログラム制御式データ処理装置において扱わ
れるマイクロプログラムには、早い処理速度を必要とす
る処理マイクロプログラムと、それ程早い処理速度を必
要としない処理マイクロプログラムがある。

マイクロプログラム制御式計算機を例にとると、早い処
理速度を必要とする処理としては、入出力装置のデータ
転送処理、使用頻度の高いマクロ命令の実行処理等があ
り、一方、それ程早い処理速度を必要としない処理とし
ては、低速入出力装置の起動及び終了処理、使用頻度の
低いマクロ命令の実行処理、コンソール制御処理等があ
る。

マイクロプログラム制御式データ処理装置においてマイ
クロプログラムを構成する際、一般に早い処理速度に重
点を置く場合には同時に制御できる部分の制御情報をで
きるだけ多くするように各各が構成ビット数の大きいマ
イクロ命令からなるマイクロ命令群が採用され、処理速
度よりはコストの低減に重点を置く場合にはマイクロプ
ログラムを収容するマイクロプログラム記憶装置の容量
が小さくて済むように各々が構成ビット数の小さいマイ
クロ命令からなるマイクロ命令群が採用されている。

しかしながら、従来のマイクロプログラム制御式データ
処理装置は、上記重点の置き方に応じてどちらか一方の
種類のマイクロ命令群にて構成されるマイクロプログラ
ムしか採用できない構成であるため、早い処理速度を必
要とする処理も、それ程早い処理速度を必要としない処
理も同じマイクロ命令群にて実行されている。

それ故、構成ビット数の大きいマイクロ命令群を採用し
た場合には、マイクロプログラム記憶装置の容量が大き
くなり、一方、構成ビット数の小さいマイクロ命令群を
採用した場合には、処理能力が低くなるといった欠点を
有している。

従って、本発明の主な目的は、処理速度を早めるのに適
した構成ビット数の大きいマイクロ命令群から構成され
るマイクロプログラムと、マイクロプログラム記憶装置
の容量の縮少を図るのに適した構成ビット数の小さいマ
イクロ命令群から構成されるマイクロプログラムを共存
可能とすることにより、高い処理能力を有し、且つ、マ
イクロプログラム記憶装置の使用効率を増した改良され
たマイクロプログラム制御式データ処理装置を提供する
ことにある。

本発明によれば、各々が１ワ一ド単位の固定長マイクロ
命令から成るマイクロ命令群にて構成されるマイクロプ
ログラムを収容する第１のマイクロプログラム記憶装置
と；上記マイクロ命令群のうち同時動作が可能な二つの
マイクロ命令を組み合わせた２ワ一ド単位のマイクロ命
令カップルから成るマイクロ命令カップル群にて構成さ
れるマイクロプログラムを収容する第２のマイクロプロ
グラム記憶装置と；第１および第２のマイクロプロクラ
ム記憶装置内のマイクロ命令のアドレスを収容するマイ
クロシーケンスカウンタおよび２ワ一ド分のマイクロ命
令レジスタを含み、該マイクロ命令レジスタの２ワード
にそれぞれ上記マイクロ命令群の同じ１ワ一ド単位のマ
イクロ命令がセットされるとその１ワ一ド単位のマイク
ロ命令の実行を制御し、該マイクロ命令レジスタの２ワ
ードに上記マイクロ命令カップル群の２ワ一ド単位のマ
イクロ命令カップルがセットされるとそのマイクロ命令
カップルを構成するマイクロ命令の同時動作の実行を制
御するマイクロプログラム制御装置と；第１および第２
のマイクロプログラム記憶装置のうちいずれから命令を
読み出すかの情報を有する信号の該情報を検出する手段
と；この情報検出手段が第１のマイクロプログラム記憶
装置からの命令の読み出しを検出した場合は第１のマイ
クロプログラム記憶装置から読み出された１ワ一ド単位
のマイクロ命令を上記マイクロ命令レジスタの２ワード
の各々にセットし、上記情報検出手段が第２のマイクロ
プログラム記憶装置からの命令の読み出しを検出した場
合は第２のマイクロプログラム記憶装置から読み出され
た２ワ一ド単位のマイクロ命令カップルを上記マイクロ
命令レジスタの２ワードにセットするマイクロ命令取り
出し制御装置とを備え、上記マイクロ命令群にて構成さ
れるマイクロプログラムと上記マイクロ命令カップル群
にて構成されるマイクロプログラムとの共存を可能とし
たことを特徴とするマイクロプログラム制御式データ処
理装置が得られる。

上記の第１のマイクロプログラム記憶装置と第２のマイ
クロプログラム記憶装置は、各々別個の記憶装置として
も、また、同一記憶装置に含まれるものとしてもかまわ
ず、本発明はこれらを規定するものではない。

また、上述した情報検出手段として、下側に示すような
構成のものを用いることができる。

（１）第１のマイクロプログラム記憶装置と第２のマイ
クロプログラム記憶装置とをアドレス的に連続とすれば
、マイクロシーケンスカウンタの内容をデコードした信
号が得られるように構成したものが使用できる。

（２）上記のマイクロ命令群およびマイクロ命令カップ
ル群にてセット、リセットの制御を可能にしたフリップ
フロップを用いる。

次に、本発明を図面を参照して詳細に説明する。

第１図は本発明の一実施例を示したブロック図である。

この実施例のマイクロプログラム制御式データ処理装置
は、各々が１ワ一ド単位の固定長マイクロ命令ＭＩから
成るマイクロ命令群（以下筒１のマイクロ命令群と称す
）にて構成されるマイクロプログラムを収容するマイク
ロプログラム記憶装置１と、上記のマイクロ命令のうち
同時動作が可能な二つを組み合わせた２ワ一ド単位のマ
イクロ命令カップル（第１ワードをＭｌｌ、第２ワード
をＭＩ２とする）から成るマイクロ命令カップル群（以
下箱２のマイクロ命令群と称す）にて構成されるマイク
ロプログラムを収容するマイクロプログラム記憶装置２
と、マイクロプログラム記憶装置１および２から取り出
したマイクロ命令をマイクロプログラム制御装置４にセ
ットする制御を行なうマイクロ命令取り出し制御装置３
と、第１のマイクロ命令群の命令ＭＩにより構成された
マイクロプログラムを実行する場合は１ワ一ド単位のマ
イクロ命令の実行を制御するが、第２のマイクロ命令群
の命令カップルＭ１１ 、ＭＩ２により構成されたマイ
クロプログラムを実行する場合はそれらカップルの各々
を形成するマイクロ命令の同時動作の実行を制御するマ
イクロプログラム制御装置４とから構成される。

なお、この実施例の場合、マイクロプログラム記憶装置
１および２は、同一の記憶装置に含まれてアドレス的に
連続に構成されている。

マイクロプログラム制御装置４は、マイクロ命令レジス
タ４１および４２と、アドレス的に連続なるマイクロプ
ログラム記憶装置１および２が収容するマイクロ命令の
アドレスを収容するマイクロシーケンスカウンタ４３と
を有する。

マイクロ命令取り出し制御装置３は、マイクロ命令レジ
スタ４１にセットするマイクロ命令がＭＩか、Ｍｌｌか
を選択信号３４に応じて選択する選択回路３１と、マイ
クロ命令レジスタ４２にセットするマイクロ命令がＭＩ
かＭＩ２かを選択信号３４に応じて選択する選択回路３
２と、マイクロシーケンスカウンタ４３が示すアドレス
をデコードして、それかマイクロプログラム記憶装置１
を示していれば、選択回路３１および３２が共にＭＩを
選択するように、一方、マイクロプログラム記憶装置２
を示していれば、選択回路３１および３２が各々Ｍ１１
．ＭＩ２を選択するように、選択信号３４を発生させる
選択信号発生回路３３とから構成される。

マイクロシーケンスカウンタ４３がマイクロプログラム
記憶装置１を示していれば、選択信号発生回路３３はそ
れを検出し、選択回路３１および３２に対して、共にＭ
Ｉを選択するように選択信号３４を発生する。

マイクロプログラム記憶装置１から取り出されたマイク
ロ命令ＭＩは、選択回路３１および３２に入力される。

選択回路３１および３２は、選択信号３４により、取り
出されたマイクロ命令ＭＩを選択し、マイクロ命令レジ
スタ４１および４２にセットする。

マイクロプログラム制御装置４は、マイクロ命令レジス
タ４１および４２に同じマイクロ命令ＭＩがセットされ
たことにより、Ｍ１１命令を実行させる。

一方、マイクロシーケンスカウンタ４３がマイクロプロ
グラム記憶装置２を示していれば、選択信号発生回路３
３は、それを検出し、選択回路３１および３２に対して
、各々ＭＩＩ、ＭＩ２を選択するように選択信号３４を
発生する。

マイクロプログラム記憶装置２から取り出されたマイク
ロ命令ＭＩＩ、ＭＩ２は、Ｍｌｌが選択回路３１に、Ｍ
Ｉ２が選択回路３２に入力される。

選択信号３４により、選択回路３１はＭｌｌを、選択回
路３２はＭＩ２をそれぞれ選択し、マイクロ命令レジス
タ４１にＭｌｌを、マイクロ命令レジスタ４２にＭＩ２
をセットする。

マイクロプログラム制御装置４は、マイクロ命令レジス
タ４１および４２にセットされたマイクロ命令Ｍ１１
、ＭＩ２を、カップルを構成する各マイクロ命令Ｍ１１
゜ＭＩ２を同時に実行させる。

このようにして、１ワ一ド単位のマイクロ命令から成る
第１のマイクロ命令群にて構成されるマイクロプログラ
ムと、２ワ一ド単位のマイクロ命令カップルから成る第
２のマイクロ命令群にて構成されるマイクロプログラム
は、共存して実行される。

なお、上記のマイクロプログラム制御装置４が、第１お
よび第２のマイクロ命令群の実行を如何様に制御するか
のさらに詳細な動作は、本出願人等が１マイクロプログ
ラム制御装置」と題してすでに提案した昭和４９年特願
第４５６８１号（特開昭５０−１３８７４７号）明細書
を参照されたい。

以上の説明から明らかなように、本発明によれば、処理
速度を早めるのに適した構成ビット数の大きいマイクロ
命令カップル群（第２のマイクロ命令群）から構成され
るマイクロプログラムと、マイクロプログラム記憶装置
の容量の縮少を図るのに適した構成ビット数の小さいマ
イクロ命令群（第１のマイクロ命令群）から構成される
マイクロプログラムを共存可能にした、高い処理能力を
有し且つマイクロプログラム記憶装置の使用効率を増し
た改良されたマイクロプログラム制御式データ処理装置
が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の主要部を示したブロック図
である。 １：１ワ一ド単位のマイクロ命令ＭＩから成るマイクロ
命令群（第１のマイクロ命令群）にて構成されるマイク
ロプログラムを収容するマイクロプログラム記憶装置、
２：２ワ一ド単位のマイクロ命令カップルＭ１１．ＭＩ
２から成るマイクロ命令カップル群（第２のマイクロ命
令群）にて構成されるマイクロプログラムを収容するマ
イクロプログラム記憶装置、３：マイクロ命令取り出し
制御装置、３１：Ｍ１１／ＭＩの選択を行なう選択回路
、３２：ＭＩ２／ＭＩの選択を行なう選択回路、３３：
マイクロシーケンスカウンタのアドレスをデコードして
、選択信号を発生させる選択信号発生回路、３４：上記
の選択回路の選択を促がす選択信号、４：マイクロプロ
グラム制御装置、４１および４２：マイクロ命令レジス
タ、４３：マイクロシーケンスカウンタ。

Claims (1)

【特許請求の範囲】
1. １ 各々が１ワ一ド単位の固定長マイクロ命令から成る
   マイクロ命令群にて構成されるマイクロプログラムを収
   容する第１のマイクロプログラム記憶装置と；上記マイ
   クロ命令群のうち同時動作が可能な二つのマイクロ命令
   を組み合わせた２ワ一ド単位のマイクロ命令カップルか
   ら成るマイクロ命令カップル群にて構成されるマイクロ
   プログラムを収容する第２のマイクロプログラム記憶装
   置と；第１および第２のマイクロプログラム記憶装置内
   のマイクロ命令のアドレスを収容するマイクロシーケン
   スカウンタおよび２ワ一ド分のマイクロ命令レジスタを
   含み、該マイクロ命令レジスタの２ワードにそれぞれ上
   記マイクロ命令群の同じ１ワ一ド単位のマイクロ命令が
   セットされるとその１ワ一ド単位のマイクロ命令の実行
   を制御し、該マイクロ命令レジスタの２ワードに上記マ
   イクロ命令カップル群の２ワ一ド単位のマイクロ命令カ
   ップルがセットされるとそのマイクロ命令カップルを構
   成するマイクロ命令の同時動作の実行を制御するマイク
   ロプログラム制御装置と；第１および第２のマイクロプ
   ログラム記憶装置のうちいずれから命令を読み出すかの
   情報を有する信号の該情報を検出する手段と；この情報
   検出手段が第１のマイクロプログラム記憶装置からの命
   令の読み出しを検出した場合は第１のマイクロプログラ
   ム記憶装置から読み出された１ワ一ド単位のマイクロ命
   令を上記マイクロ命令レジスタの２ワードの各々にセッ
   トし、上記情報検出手段が第２のマイクロプログラム記
   憶装置からの命令の読み出しを検出した場合は第２のマ
   イクロプログラム記憶装置から読み出された２ワ一ド単
   位のマイクロ命令カップルを上記マイクロ命令レジスタ
   の２ワードにセットするマイクロ命令取り出し制御装置
   とを備え、上記マイクロ命令群にて構成されるマイクロ
   プログラムと上記マイクロ命令カップル群にて構成され
   るマイクロプログラムとの共存を可能としたことを特徴
   とするマイクロプログラム制御式データ処理装置。