JPS5870358A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS5870358A JPS5870358A JP56169338A JP16933881A JPS5870358A JP S5870358 A JPS5870358 A JP S5870358A JP 56169338 A JP56169338 A JP 56169338A JP 16933881 A JP16933881 A JP 16933881A JP S5870358 A JPS5870358 A JP S5870358A
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- JP
- Japan
- Prior art keywords
- instruction
- program
- bits
- word length
- rom
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- Pending
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Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H7/00—Instruments in which the tones are synthesised from a data store, e.g. computer organs
- G10H7/002—Instruments in which the tones are synthesised from a data store, e.g. computer organs using a common processing for different operations or calculations, and a set of microinstructions, e.g. programs, to control the sequence thereof
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高速演算が要求される命令によるプログラムと
、そうでない命令を用いたプログラムとを同一のアドレ
ス空間上に配置して実行させることによって効率的な処
理システムを遂行できる集積回路装置に関する。
、そうでない命令を用いたプログラムとを同一のアドレ
ス空間上に配置して実行させることによって効率的な処
理システムを遂行できる集積回路装置に関する。
特に、本発明は音声合成制御等の高速演算処理を必要と
される命令（以下第１命令という。）と、それ程高速演
算処理を必要とされない命令（以下第２命令という。）
を同一のアドレス指定制御に基づいて上記第１．第２の
命令を読出し又は書込みできるメモリー（例えば、読出
し専用の場合は同一アドレス空間のＲＯＭ）に貯え、か
つ高速の演算処理を要求される第１の命令の一語長をそ
うでない第２の命令の一語長よりも長くすることによっ
て極めて効率的にプログラムを実行することが出来るよ
うにしたものである。
される命令（以下第１命令という。）と、それ程高速演
算処理を必要とされない命令（以下第２命令という。）
を同一のアドレス指定制御に基づいて上記第１．第２の
命令を読出し又は書込みできるメモリー（例えば、読出
し専用の場合は同一アドレス空間のＲＯＭ）に貯え、か
つ高速の演算処理を要求される第１の命令の一語長をそ
うでない第２の命令の一語長よりも長くすることによっ
て極めて効率的にプログラムを実行することが出来るよ
うにしたものである。
近年、デジタル技術を使用して音声および他の複雑な波
形を合成する技術が開発され、例えば計算式、計算結果
等を音声報知する、所謂、音声電卓等に応用されている
。
形を合成する技術が開発され、例えば計算式、計算結果
等を音声報知する、所謂、音声電卓等に応用されている
。
この様な装置に用いられている音声合成装置は、音声合
成の為の音声データと、音声合成の制御手順等のアルゴ
リズムに基づいて合成制御を行うものであり、少ないメ
モリ （例えばＲＯＭ）容量で多くの言葉を合成できる
様にするため情報圧縮が行われている。
成の為の音声データと、音声合成の制御手順等のアルゴ
リズムに基づいて合成制御を行うものであり、少ないメ
モリ （例えばＲＯＭ）容量で多くの言葉を合成できる
様にするため情報圧縮が行われている。
従って、合成音を再生する場合にはある程度以上のスピ
ードで処理を行う必要があり、これに対してキー人力さ
れた数値に対して演算を行う様な場合はそれ程高速で演
算する必要性はないという問題が生じる。
ードで処理を行う必要があり、これに対してキー人力さ
れた数値に対して演算を行う様な場合はそれ程高速で演
算する必要性はないという問題が生じる。
本発明は上記従来の諸点に鑑みてなされたもので、高速
演算が要求される命令によるプログラムと、そうでない
命令を用いたプログラムを同一のアドレス空間上に配置
して実行する、つ捷り同一のアドレス指定制御で双方の
命令を処理することによって効率的な処理システムを行
える集積回路装置を提供せんとするものである。
演算が要求される命令によるプログラムと、そうでない
命令を用いたプログラムを同一のアドレス空間上に配置
して実行する、つ捷り同一のアドレス指定制御で双方の
命令を処理することによって効率的な処理システムを行
える集積回路装置を提供せんとするものである。
なお、従来のこの様な処理方法は２者のグログラムをそ
れぞれ別の処理装置によって行う方式であった為、複雑
で効率の悪いシステムとなっていた０ 以下本発明の一実施例を図面を参照して詳しく説明する
。
れぞれ別の処理装置によって行う方式であった為、複雑
で効率の悪いシステムとなっていた０ 以下本発明の一実施例を図面を参照して詳しく説明する
。
第１図は本発明装置の一実施例である音声合成電卓のブ
ロック図を示すものである。
ロック図を示すものである。
図に於いて、ＶＣは１チツプＬＳＩで構成される音声合
成及びその他のコントローラであり、このコントローラ
は各種外部接続端子を備えている。
成及びその他のコントローラであり、このコントローラ
は各種外部接続端子を備えている。
Ａはアドレスバス、Ｄはデータバス、ＣＥはチップイネ
ーブル信号ラインであり外部に一語長８ビットのリード
オンリーメモリーＭが接続される。
ーブル信号ラインであり外部に一語長８ビットのリード
オンリーメモリーＭが接続される。
ＤＡは音声信号出力ラインであり音声増幅装置ＡＭＰと
接続されている。このＡＭＰの出力ラインにスピーカが
接続されている。またＦｌはＡＭＰの電源制御の為の信
号をＡＭＰへ出力するボートの１端子である。Ｔはスト
ローブ信号量カライン。
接続されている。このＡＭＰの出力ラインにスピーカが
接続されている。またＦｌはＡＭＰの電源制御の為の信
号をＡＭＰへ出力するボートの１端子である。Ｔはスト
ローブ信号量カライン。
Ｋはキーリターン信号ラインでありキー人力装置ＫＥＹ
に接続されている。■はコモン信号ライン。
に接続されている。■はコモン信号ライン。
Ｓはセグメント信号ラインであり液晶表示装置ＤＩＳＰ
に接続されている。ＲＯＭには電卓として動作させる
メインプログラムと音声データが予め記憶されている。
に接続されている。ＲＯＭには電卓として動作させる
メインプログラムと音声データが予め記憶されている。
ＶＣにはリードオンリーメモリー、リードライトメモリ
ー、演算制御回路等を内蔵し、このリードオンリーメモ
リーには音声合成制御のプログラムが予め記憶されてい
る。
ー、演算制御回路等を内蔵し、このリードオンリーメモ
リーには音声合成制御のプログラムが予め記憶されてい
る。
この様な構成である為、コントローラＶＣは音声合成機
器のコントローラとして汎用性を持つ。
器のコントローラとして汎用性を持つ。
言い換えれば機器が異々り出力すべき合成音の言葉が異
なり、壕だ仕様も異なる場合であっても、外部のリード
オンリーメモリーＭの内容を変え、キートップの表示を
変え、表示部のセグメント構成を変えるだけで、コント
ローラＶＣそのものは何ら変更することなく使用するこ
ともできる。
なり、壕だ仕様も異なる場合であっても、外部のリード
オンリーメモリーＭの内容を変え、キートップの表示を
変え、表示部のセグメント構成を変えるだけで、コント
ローラＶＣそのものは何ら変更することなく使用するこ
ともできる。
第２図はコントローラＶＣのシステム構成を示す図であ
る。
る。
図に於いて、１は音声合成制御を行なう為のアルゴリズ
ム（処理プログラム）を予め記憶するリードオンリーメ
モリー（ＲＯＭ）であり、１６ビソト５１２ステツプの
容量を持つ。Ａ１〜Ａ １４は外部ＲＯＭヘアドレス信
号を出力するアドレス信号端子であり、Ｄ、〜Ｄ８は外
部ＲＯＭよりデータを読み込む為のデータ信号端子であ
る。ＰＣはプログラムカウンタ、ＤＰはデータポインタ
でありＰＣは内蔵ＲＯＭの音声合成制御用のアドレス及
び外部ＲＯＭのメインプログラムのアドレスを指示する
カウンタである。一方ＤＰは外部ＲＯＭに収録されてい
る音声データの位置（アドレス）を指示するポインタで
ある。
ム（処理プログラム）を予め記憶するリードオンリーメ
モリー（ＲＯＭ）であり、１６ビソト５１２ステツプの
容量を持つ。Ａ１〜Ａ １４は外部ＲＯＭヘアドレス信
号を出力するアドレス信号端子であり、Ｄ、〜Ｄ８は外
部ＲＯＭよりデータを読み込む為のデータ信号端子であ
る。ＰＣはプログラムカウンタ、ＤＰはデータポインタ
でありＰＣは内蔵ＲＯＭの音声合成制御用のアドレス及
び外部ＲＯＭのメインプログラムのアドレスを指示する
カウンタである。一方ＤＰは外部ＲＯＭに収録されてい
る音声データの位置（アドレス）を指示するポインタで
ある。
２はリードライトメモリー（ＲＡＭ）であり、８ビツト
Ｘ６４＝５１２ビ′ノドの容量を持つ音声合成制御の為
に使用される領域、電卓演算の為に使用される領域、及
び表示用の領域がある。表示用の領域の各ビットは液晶
表示装置の各セグメントに対応しており、この領域に表
示パターンを書き込むことによって、そのパターンの表
示が行なわれる。ＢＶｉＲＡＭのアドレスレジスタであ
る。
Ｘ６４＝５１２ビ′ノドの容量を持つ音声合成制御の為
に使用される領域、電卓演算の為に使用される領域、及
び表示用の領域がある。表示用の領域の各ビットは液晶
表示装置の各セグメントに対応しており、この領域に表
示パターンを書き込むことによって、そのパターンの表
示が行なわれる。ＢＶｉＲＡＭのアドレスレジスタであ
る。
ＲＡＭのある領域をサブルーチン用のスタックとして使
用する場合があるが、ＳＰはその位置を示すスタンクポ
インタである。
用する場合があるが、ＳＰはその位置を示すスタンクポ
インタである。
３は内部データバスの信号、内蔵ＲＯＭより出力される
信号アキュムレータＡより出力される信号に対して算術
論理演算を行なう演算回路（Ａ ＬＵ）である。またＪ
は判別用フリップフロップ、■は４ビツト目からのキャ
リー （ハーフキャリー）フリップフロップ、Ｃはキャ
リーフリップフロップである。
信号アキュムレータＡより出力される信号に対して算術
論理演算を行なう演算回路（Ａ ＬＵ）である。またＪ
は判別用フリップフロップ、■は４ビツト目からのキャ
リー （ハーフキャリー）フリップフロップ、Ｃはキャ
リーフリップフロップである。
４はインストラクションデコーダであり、内蔵ＲＯＭよ
り出力される上位８ビツトのオペコードをデコードし、
マイクロオーダを出力する。７はパワーコントロール部
であり、クロックジェネレータＣＧの発振／停止やシス
テムクロックの発生停止９表示用電源のＯＮ、ＯＦＦ等
制御を行なう。
り出力される上位８ビツトのオペコードをデコードし、
マイクロオーダを出力する。７はパワーコントロール部
であり、クロックジェネレータＣＧの発振／停止やシス
テムクロックの発生停止９表示用電源のＯＮ、ＯＦＦ等
制御を行なう。
つまり演算中はシステムクロックφ１ φ２が出力され
システム全体が動作する。また表示生状態ではシステム
クロックの発生を停止させることにより、表示制御部の
み動作させる。このＬＳＩはＣ−ＭＯＳで構成されてい
る為、システムクロックの停止により電力消費を低く押
えることができる。
システム全体が動作する。また表示生状態ではシステム
クロックの発生を停止させることにより、表示制御部の
み動作させる。このＬＳＩはＣ−ＭＯＳで構成されてい
る為、システムクロックの停止により電力消費を低く押
えることができる。
■ＧＧはこのＬＳＩのマイナス電源端子である。
ＣＧ、ＣＧ２は内蔵ＣＧを発振させる為の抵抗或いはセ
ラミックフィルタを接続する端子である。
ラミックフィルタを接続する端子である。
ちなみにこの発振周波数は１３１ＫＨｚである。
Ｏ２０は時計機能の為のオシレータであり、この発振波
形は分周器Ｄｉｖｉｄｅｒにて分周される。
形は分周器Ｄｉｖｉｄｅｒにて分周される。
Ｘ１Ｘ２は水晶発振子を接続する端子である。分周器の
入力はＰＬＡで構成されており、内蔵ＣＧ。
入力はＰＬＡで構成されており、内蔵ＣＧ。
Ｏ２０の何れかの出力を分周することになる。分周器の
最終段からは１秒信号ＩＳが出力される。
最終段からは１秒信号ＩＳが出力される。
ＢＰは液晶表示装置のコモン信号発生回路でありＨ１〜
Ｈ４はコモン信号出力端子である。また、ＢＰはＲＡＭ
の表示用領域のアドレス信号も出力する。ＳＢは液晶表
示装置へセグメント信号を発生するバッファである。８
１〜Ｓ２５は液晶表示装置のセグメント端子と接続され
る端子である。Ｋｉは６ビツトの入力ポートであり、Ｋ
１−に６にはキー人力装置が接続され、キーリターン信
号が入力される。Ｔｉは８ビツトの出力ボートであり、
Ｔ１〜Ｔ８にはキー人力装置が接続され、キーストロー
ブ信号が出力される。Ｆｉは４ビツトの出力ポートであ
り、本実施例の場合はＦ４ より外部ＲＯＭヘアドレス
信号の最」二位ビットの信号が出力される。ＰＶｉはＡ
ＬＵより出力される８ビツトの音声データをラッチする
ラッチ回路である。
Ｈ４はコモン信号出力端子である。また、ＢＰはＲＡＭ
の表示用領域のアドレス信号も出力する。ＳＢは液晶表
示装置へセグメント信号を発生するバッファである。８
１〜Ｓ２５は液晶表示装置のセグメント端子と接続され
る端子である。Ｋｉは６ビツトの入力ポートであり、Ｋ
１−に６にはキー人力装置が接続され、キーリターン信
号が入力される。Ｔｉは８ビツトの出力ボートであり、
Ｔ１〜Ｔ８にはキー人力装置が接続され、キーストロー
ブ信号が出力される。Ｆｉは４ビツトの出力ポートであ
り、本実施例の場合はＦ４ より外部ＲＯＭヘアドレス
信号の最」二位ビットの信号が出力される。ＰＶｉはＡ
ＬＵより出力される８ビツトの音声データをラッチする
ラッチ回路である。
５はＤ／ＡコンバータでありＤＡｉはアナログ化された
音声信号を出力する端子である。６はインピーダンス変
換回路でありＤＡｉ とＤＡｏ間に帰環抵抗を接続す
ることにより、外部に簡単な増幅回路を接続するだけで
スピーカを駆動するととができる。ＣＥｏは外部ＲＯＭ
にチップイネーブル信号を出力する端子である。図示は
していないが、チップイネーブル信号発生回路がマイク
ロオーダによって動作する。
音声信号を出力する端子である。６はインピーダンス変
換回路でありＤＡｉ とＤＡｏ間に帰環抵抗を接続す
ることにより、外部に簡単な増幅回路を接続するだけで
スピーカを駆動するととができる。ＣＥｏは外部ＲＯＭ
にチップイネーブル信号を出力する端子である。図示は
していないが、チップイネーブル信号発生回路がマイク
ロオーダによって動作する。
以下、動作について説明する。
第３図は内蔵ＲＯＭと外部ＲＯＭのアドレスの関係を示
すものである。内蔵ＲＯＭは１６ビツト長であり、アド
レス００００〜０ＩＦＦまでの領域をしめる。外部ＲＯ
Ｍは８ビツト長でありアドレス００００〜７ＦＩｉ’Ｆ
までの領域を使用することができる。ＭＰは音声合成制
御プログラム、ＭＰは電卓として機能させるためのメイ
ンプログラム、 ＶＤ。
すものである。内蔵ＲＯＭは１６ビツト長であり、アド
レス００００〜０ＩＦＦまでの領域をしめる。外部ＲＯ
Ｍは８ビツト長でありアドレス００００〜７ＦＩｉ’Ｆ
までの領域を使用することができる。ＭＰは音声合成制
御プログラム、ＭＰは電卓として機能させるためのメイ
ンプログラム、 ＶＤ。
とＶＤ２は音声データの記憶領域を夫々示す。前述のプ
ログラムカウンターＰＣはとのＶＰとＭＰのプログラム
領域のアドレスを指定し、一方データポインタＤＰは外
部ＲＯＭの全領域のアドレスを指定する。つまり、デー
タを外部ＲＯＭから読み込む際はデータポインタＤＰに
読み込むべきデータのアドレス情報をセットしＲＯＭの
内容を読み込む。また音声合成制御のプログラム命令或
いはメインプログラム命令を実行してゆく際はプログラ
ムカウンタＰＣにより指定されたステップの命令を実行
してゆく毎にプログラムカウンタＰＣの値をカウントア
ツプし、順次実行する。音声合成制御のプログラムは１
ステツプが１６ビツトと長い為、比較的遅いシステムク
ロックであっても、高速演算が要求される音声合成を行
なうことができる。この上位８ビツトはオペコードであ
り第２図に示す様にインストラクションデコーダに出力
され、下位８ビツトはオペランドであり内部デ−タバス
に出力される。
ログラムカウンターＰＣはとのＶＰとＭＰのプログラム
領域のアドレスを指定し、一方データポインタＤＰは外
部ＲＯＭの全領域のアドレスを指定する。つまり、デー
タを外部ＲＯＭから読み込む際はデータポインタＤＰに
読み込むべきデータのアドレス情報をセットしＲＯＭの
内容を読み込む。また音声合成制御のプログラム命令或
いはメインプログラム命令を実行してゆく際はプログラ
ムカウンタＰＣにより指定されたステップの命令を実行
してゆく毎にプログラムカウンタＰＣの値をカウントア
ツプし、順次実行する。音声合成制御のプログラムは１
ステツプが１６ビツトと長い為、比較的遅いシステムク
ロックであっても、高速演算が要求される音声合成を行
なうことができる。この上位８ビツトはオペコードであ
り第２図に示す様にインストラクションデコーダに出力
され、下位８ビツトはオペランドであり内部デ−タバス
に出力される。
一方、外部ＲＯＭより読み出された命令は外部データバ
スより内部に入力されインストラクションデコーダに入
力される。またデータは内部データバスに入力される。
スより内部に入力されインストラクションデコーダに入
力される。またデータは内部データバスに入力される。
また外部にＲＡＭも接続することができる。外部ＲＯＭ
と同様にアドレスバスとデータバスを共通とし、チップ
イネーブル信号とリードライト信号をＦポートよりＲＡ
Ｍへ出力することによって使用することができる。第４
図はインストラクションデコーダの例を示すものである
。Ｉ、〜■８は８ビツトのオペコードであり、Ｌはメモ
リーアドレスの領域に応じて発生される信号である。第
３図に示す様に、１６ビツトの語長を有する命令による
プログラム領域がアドレス指定された場合Ｌ−１，それ
以外の８ビツトの語長を有する命令によるプログラム領
域がアドレス指定された場合はＬ＝Ｏが発生される。論
理つまり、インストラクションデコーダは８ビツトのオ
ペコードが同一であっても１６ビノト命令と８ピント命
令とは異なったマイクロオーダが発生し、従って異なっ
た命令として処理される。第４図に於いては■のマイク
ロオーダと■のマイクロオーダはオペコードが同一であ
るが１６ビツト命令の場合は■が、また８ピツト命令の
場合は■が発生する。
と同様にアドレスバスとデータバスを共通とし、チップ
イネーブル信号とリードライト信号をＦポートよりＲＡ
Ｍへ出力することによって使用することができる。第４
図はインストラクションデコーダの例を示すものである
。Ｉ、〜■８は８ビツトのオペコードであり、Ｌはメモ
リーアドレスの領域に応じて発生される信号である。第
３図に示す様に、１６ビツトの語長を有する命令による
プログラム領域がアドレス指定された場合Ｌ−１，それ
以外の８ビツトの語長を有する命令によるプログラム領
域がアドレス指定された場合はＬ＝Ｏが発生される。論
理つまり、インストラクションデコーダは８ビツトのオ
ペコードが同一であっても１６ビノト命令と８ピント命
令とは異なったマイクロオーダが発生し、従って異なっ
た命令として処理される。第４図に於いては■のマイク
ロオーダと■のマイクロオーダはオペコードが同一であ
るが１６ビツト命令の場合は■が、また８ピツト命令の
場合は■が発生する。
装置全体の処理手順を示すと第５図の様になる。
つまり外部ＲＯＭの８ビツト命令よりなるメインプログ
ラムの実行により、キーの判別、演算、演算結果の表示
等の処理を行ない、音声報知を行なう場合は予め決めら
れた言葉に対応する語コードをアキュムレータにロード
し、１６ビツト命令よりなる音声合成制御プログラムへ
ジャンプ（サブルーチンコールにより）することによっ
てその言葉の音声報知が行なわれる。
ラムの実行により、キーの判別、演算、演算結果の表示
等の処理を行ない、音声報知を行なう場合は予め決めら
れた言葉に対応する語コードをアキュムレータにロード
し、１６ビツト命令よりなる音声合成制御プログラムへ
ジャンプ（サブルーチンコールにより）することによっ
てその言葉の音声報知が行なわれる。
尚、実施例は１６ピソ）ＲＯＭを内蔵とし、８ピツ）Ｒ
ＯＭを外部に接続するものであったが、本発明はこれに
限らず、２つのＲＯＭ’ｅ１つにまとめ、ＬＳＩに内蔵
することもできる。この様な集積回路装置は音声合成シ
ステム、電子式翻訳装置、電子楽器等の各種電子装置に
採用することができる。
ＯＭを外部に接続するものであったが、本発明はこれに
限らず、２つのＲＯＭ’ｅ１つにまとめ、ＬＳＩに内蔵
することもできる。この様な集積回路装置は音声合成シ
ステム、電子式翻訳装置、電子楽器等の各種電子装置に
採用することができる。
以上説明したように本発明によれば、インストラクショ
ンデコーダ、プログラムカウンター、内部データバス等
を共用することができるためシステムが簡単化される。
ンデコーダ、プログラムカウンター、内部データバス等
を共用することができるためシステムが簡単化される。
また、メモリー（例えばＲＯＭ）を効率よく使用するこ
とができ、メモリー容量を低減することができる。
とができ、メモリー容量を低減することができる。
捷だ、演算回路（ＡＬＵ）やインストラクションデコー
ダその他の回路が共用できる。
ダその他の回路が共用できる。
また、同一アドレス空間上にある為、通常のジャンプ命
令により語長の異なった領域ヘジャンプすることができ
、そのだめの特別な回路を必要としないなどの利点があ
る。
令により語長の異なった領域ヘジャンプすることができ
、そのだめの特別な回路を必要としないなどの利点があ
る。
第１図は本発明による集積回路装置を用いた一実施例で
ある音声合成電卓のブロック図、第２図は同ブロック図
のコントローラのシステム構成図、第゛３図は内蔵ＲＯ
Ｍと外部ＲＯＭのアドレス関係を示す図、第４図はイン
ストラクションデコーダの一例を示す図、第５図は装置
全体の処理手順を示すフローチャートを示す。 図中、ＶＣ：コントローラ９Ｍ：メモリー。 ＡＭＰ：音声増幅装置、ＫＥＹ：キー人力装置。 ＤＩＳＰ ：表示装置、１：内蔵ＲＯＭ、２ ＳＲＡ
Ｍ。 ３：演算回路、４：インストラクションデコーダ−，５
：Ｄ／Ａコンバータ、６：インピーダンス変換回路、７
：電源制御回路、ｖｐ：音声合成制御プログラム、 Ｍ
Ｐ ：メインプログラム、 ＶＤ、。 ＶＤ２ ：音声データ記憶領域。 代理人 弁理士 福 士 愛 彦
ある音声合成電卓のブロック図、第２図は同ブロック図
のコントローラのシステム構成図、第゛３図は内蔵ＲＯ
Ｍと外部ＲＯＭのアドレス関係を示す図、第４図はイン
ストラクションデコーダの一例を示す図、第５図は装置
全体の処理手順を示すフローチャートを示す。 図中、ＶＣ：コントローラ９Ｍ：メモリー。 ＡＭＰ：音声増幅装置、ＫＥＹ：キー人力装置。 ＤＩＳＰ ：表示装置、１：内蔵ＲＯＭ、２ ＳＲＡ
Ｍ。 ３：演算回路、４：インストラクションデコーダ−，５
：Ｄ／Ａコンバータ、６：インピーダンス変換回路、７
：電源制御回路、ｖｐ：音声合成制御プログラム、 Ｍ
Ｐ ：メインプログラム、 ＶＤ、。 ＶＤ２ ：音声データ記憶領域。 代理人 弁理士 福 士 愛 彦
Claims (1)
- 【特許請求の範囲】 １、音声合成制御等の高速の処理スピードを要求される
第１の命令の一語長を、他の第２の命令の一語長よりも
長くし、上記各命令のうち少くとも第１の命令を貯え、
かつ同一のアドレス指定制御に基づいて上記各命令の書
込み又は読出しを行うようにしたメモリーを内蔵するこ
とを特徴とする集積回路装置。 ２、特許請求の範囲第１項に於て、メモリーは語長の長
い第１の命令と語長の短かい第２の命令とをアドレス領
域で区分され、かつ語長の長い第１の命令のビットのう
ち、語長の短かい命令のビット数分をオペコードとし、
語長の長い第１の命令であるか短かい第２の命令である
かを示す信号を貯え、上記命令と共にインストラクショ
ンデコーダに導入されるようにしてなることを特徴とす
る集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169338A JPS5870358A (ja) | 1981-10-21 | 1981-10-21 | 集積回路装置 |
| US06/434,500 US4635211A (en) | 1981-10-21 | 1982-10-15 | Speech synthesizer integrated circuit |
| DE19823239027 DE3239027A1 (de) | 1981-10-21 | 1982-10-21 | Integrierte sprachgeneratorschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169338A JPS5870358A (ja) | 1981-10-21 | 1981-10-21 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5870358A true JPS5870358A (ja) | 1983-04-26 |
Family
ID=15884700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169338A Pending JPS5870358A (ja) | 1981-10-21 | 1981-10-21 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870358A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5041441A (ja) * | 1973-08-17 | 1975-04-15 | ||
| JPS513538A (ja) * | 1974-06-27 | 1976-01-13 | Tokyo Shibaura Electric Co | |
| JPS5186939A (ja) * | 1975-01-29 | 1976-07-30 | Nippon Electric Co | Maikuropuroguramuseigyoshikideetashorisochi |
| JPS5210248A (en) * | 1975-07-14 | 1977-01-26 | Kureha Chem Ind Co Ltd | Process for preparation of alpha-tetralone |
| JPS5424547A (en) * | 1977-07-26 | 1979-02-23 | Nec Corp | Control system for memory extension |
-
1981
- 1981-10-21 JP JP56169338A patent/JPS5870358A/ja active Pending
Patent Citations (5)
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