JPS58500049A - オ−トゼロ演算増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 オートゼロ演算増幅回路 発明の技術的背景 発明の技術分野 この発明は、広くは演算増幅回路に関するものであり、より具体的にはオートゼ ロ演算増幅回路に関するもので概して、演算増幅回路のオフセット電圧補償回路 は、この演算増幅回路の入力端子に次のいずれかの方法で補してきた。１つの方 法は、オフセット電圧と逆極性の電圧を電源の使用（二より抵抗分圧回路に発生 させるものである。概して、オフセット電圧Ｃ二影響する多数の変動回路パラメ ータに対して確実な補償を行なうために、この種の補償回路は最小限１個の可変 抵抗を必要とする。この種の補償回路は、上述の可変抵抗を一定に調整する必要 がありまた電源から雑音をひろい易いため、不満足な場合もある。

演算増幅回路の入力端子に補償電圧を供給してオフセラシミ正誤差を低減する第 ２の方法は、スイッチド・キャパシタ手法を用い、演算増幅回路を内蔵している 集積回路に外付けされたキャパシタの電圧が、オフセット電′　衿表昭５８−５ ０００４９（２） 圧とほぼ等しい逆極性の値となるように周期な充電を行なう方法である。このよ うなスイッチド・キャパシタ回路は、外部回路ノード接続の高インピーダンス性 のため外部雑音を受け易く、また外付はコンデンサ用（１集積回路のビン数も増 加する。

発明の概要 本発明の１つの目的は、外付コンデンサを必要としないスイッチド・キャパシタ 手法を用いて、演算増幅回路のオフセット電圧を自動的にゼロＩ：せしめる回路 を提供することにある。

本発明の他の目的は、ＡＣとＤＣの各パラメータのいずれに対しても精度の良い オートゼロ回路を提供することＣ二ある。

本発明の上述した目的及びその他の目的を達成する好適実施例の演算増幅回路は 、基準電圧に結合された正入力端子、負入力端子及び出力端子を備えている。こ の演算増幅回路の負入力端子には、オフセット蓄積キャパシタを介して入力ノー ド上の入力電圧が結合される。オフセット補償期間内（＝、スイッチ対が閉じら れて上記入力ノードが基準電圧に結合されると共に演算増幅回路の負入力端子が その出力端子に結合され、オフセット蓄積キャパＶりがこの演算増幅回路のオフ セット電圧に充電される。次の期間内（＝、上記スイッチ対が開かれてオフセッ ト蓄積キャパシタの電圧が保存され、かくしてこの演算回路の入力端子にオフセ ット電圧と大きさが等しく極性が逆の電圧が作成される。好適形態Ｃ二おいては 、通常この演算増幅回路の出力端子と上記入力ノード間に設けられている帰還キ ャパシタを上記オフセット補償期間内に放電せしめる手段が設けられよう。

図面の簡単な説明 第１図は、本発明の一実施例の構成図である。

第２図は、第１図示の実施例のタイミング図である。

第３図は、本発明の使用される増幅回路の他の実施例の構成図である。

第４図は、第３図示の実施例のタイミング図である。

好適実施例の説明 第１図は、本発明の一好適実施例に従って構成されたスイッチド・キャパシタ・ バンドギャップ基準電圧発生回路１０を示す。このバンドギャップ基準電圧発生 回路１０は、概略、第１．第２のバイポーラ・トランジスタ１２と１４、クロッ ク回路１６、第１．第２のスイッチド・キャパシタ回路１８．２０及び増幅回路 ２２から構成されている。

第１．１Ｊ２のバイポーラ・８トランジスタ１２と１４は、各コレクタが正電源 ＶＭ　１ｍ接続され、各ベースは共通の基準電圧、ｆなわちアナログ接地電圧Ｖ ｅＬｇに接続され、また各エミッタは各々の電流源２４と２６を介して負電源Ｖ ＳＳに接続されている。好適形式においては、電流源２４と２６は所定比率の電 流を引出すように構成されており、ま（４） たトランジスタ１２はトランジスタ１４よりも大きなエミッタ面積を有するよう に作られている。トランジスタ１２と１４は異なる電流密度を有するようにノ（ イアスされてｂするので、両者は異なるペース・エミッタ電圧Ｗｂ−を発生する 。これらのトランジスタ１２と１４はエミッタホロワで接続されているので、標 準ＣＭＯＳプロセス内のサブストレー）　ｎｐｎ　）ランジスタを用いて本好適 実施例の回路を製造できる。

第１のスイッチド・キャパシタ回路１８において、キャパシタ２８の入力端子は スイッチ３０と３２を介してそれぞれ共通の基準電圧ＶＡＧとトランジスタ１４ のエミッタＣ＝接続されている。第２のスイッチド・キャパシタ回路２０Ｃ：お いて、キャパシタ３４０入力端子はスイッチ３６−と３８を介してそれぞれトラ ンジスタ１２と１４のエミッタに接続されている。キャパシタ２８と３４の出力 端子はノード４０に接続されている。本好適実施例においては、スイッチ！１０ 　、５２　、５６及び５８は、クロック回路１６により慣用手法に従ってクロッ クされるＣＭＯ８伝達ゲートである。スイッチ５０と５６は、それらの制御入力 端子に供給されるクロック信号Ａがハイ状態になると導通しクロック信号Ａがロ ー状態になると非導通となるように構成されている。

これ（＝対して、スイッチ３２と３８は、好適（二は、それらの入力端子に供給 されるクロック信号Ｂがハイ状態ご二なったとき導通しクロック信号Ｂがロー状 態ｇ二なったとき（５） 非導通となるように構成されている。

このような構成において、スイッチ５０と５２の協同動作により、キャパシタ２ ８はトランジスタ１４のベース電圧とトランジスタ１４のエミッタ電圧とに交互 に充電され、これ（＝よってトランジスタ１４のＶｈｅに関連した電荷が作成さ れる。同様にして、スイッチ３６と３８の協同動作により、キャパシタ３４はト ランジスタ１２のエミッタ電圧とトランジスタ１４のエミッタ電圧と（＝交互に 充電され、これＣ：よってトランジスタ１２と１４のベース・エミッタ電圧間の 差分△Ｖｌ、、　（二関連した電荷が作成される。

当業者に明らかなよう（二、電圧Ｖｂｅは負の温度特性（ＮＴＣ）を有しよう。

他方、良く知られているように、電圧△Ｖｂａは正の温度係数を有する。従って 、キャパシタ２８と５４の容量比を適切な値に選択することによって、上記電圧 の重み付は和Ｔ’ｈｇ　＋ｚ△Ｖｈｇ、Ｋ　＝　Ｃｓｉ／Ｃｔｓが温度シーはぼ 無関係になるようにすることができる。

増幅回路２２１−おいて、演算増幅回路４２の負入力端子はノード４０に結合さ れ、またその正入力端子は基準電圧ＹｊＧに結合されている。この演算増幅回路 ４２の出力側のノード４６と負入力側のノード４０間に帰還キャパシタ４４が結 合されている。好適形態においては、帰還キャパシタ４４０両端（＝スイッチ４ ８が結合され、その制御入力端子はクロック回路１６から供給されるクロック信 号Ｃに結合されている。スイッチ４８を周期的（１閉じることにより、演算増幅 回路４２の利得は１に制御され、キャパシタ４４上の電荷が除去される。

第２図示のように、クロック回路１６は、まずハイ状態のクロック信号Ａを供給 してスイッチ３０と５６を閉じると共にロー状態のクロック信号Ｂを供給してス イッチ５２と３８を開く。同時に、クロック回路１６はハイ状態のクロック信号 Ｃを供給してスイッチ４８を閉じる。このプリチャージ期間内に、帰還キャパシ タ４４が放電されて増幅回路のすべてのオフセットが除去され、またキャパシタ ２８と５４はそれぞれ基準電圧ＶＡＧとトランジスタ１２のＶｂａに充電捲れる 。プリチャージ期間が終了する直前に、クロック回路１６はロー状態のクロック 信号Ｃを供給することによってスイッチ４８を開く。この直後であってかつプリ チャージ期間の終了前に、クロック回路１６はクロック信号Ａをロー状態にする ことによっ℃スイッチ３ｏと３６を開く。このプレチャージ期間の終端すなわち バリッド基準電圧出力期間の始端において、クロック回路１６はクロック信号Ｂ をハイ状態にしてスイッチ３２と３８を閉じる。

この時、キャパシタ２８の端子電圧はトランジスタ１４の−Ｖｈａだけ変化し、 またキャパシタ５４の端子電圧はトランジスタ１２と１４のペース・エミッタ電 圧の差分ＣＶｂｇ＋ｔ−Ｖｂ岨）だけ変化する。このスイッチ動作Ｃ：よって電 荷量Ｑ＝Ｖｂｇｒ４Ｃｔｓ　＋　（Ｖｈｇ＋ｔ　−Ｖｈｇ１４）　ｃｓ＋がキャ パ＆り４４４二伝達され、ノード４６上Ｃ：出力電圧Ｖｒｄ　＝　１　／Ｃ４４ Ｃ−Ｖｈａ　１４　Ｃ２＠（７） ＋　（Ｖｂｅ、２Ｖｈｅ＋＋　）　Ｃ３４］が出力サレル。好Ｍ　形態ニオシー ｒニーは、キャパシタ２８と３４の容量比を△ＶｈａとＶｂｔの温度係数比に等 しくすることＣ二より、上記正のバンドギャップ基準電圧＋Ｖｒａｆが温度にほ とんど依存しないようにすることができる。必要に応じて、クロック信号Ｃを反 転することにより、負のバンドギャップ基準電圧−Ｖｒｇｆを発生させることも できる。

概して、演算増幅回路のオフセット電圧は、このバンドギャップ基準電圧発生回 路１０の精度に悪影響を及ぼす。第１図示の増幅回路２２を第３図示の変形増幅 回路除去することができる。この増幅回路２２′を構成する正入力端子は基準電 圧ＶＡｃに結合されている。スイッチ５゜は、演算増幅回路４２の負入力端子を ノード４６において出力端子に結合させる。帰還キャパシタ４４と並列接続され たスイッチ４８は、この帰還キャパシタ４４を周期的に放電させる。一方この回 路では、帰還キャパシタ４４の一方の端子はスイッチ５２を介して演算増幅回路 ４２の出力側のノード４６に結合されている。このキャパシタ４４はノード４０ において入力信号Ｖｌｌｌ　Ｃも結合されている。

さらに、ノード４０と演算増幅回路４２の負入力端子間Ｃ：オフセット蓄積キャ パシタ５４が結合され、またこのノード４０と基準電圧ＶＩＧ間Ｃニスイッチ５ ６が結合されている。

この実施例では、クロック回路１６′が第４図示のような（８） 別種のクロック信号りとＥを発生し、それぞれスイッチ５６と５０を制卸すると 共にグロック信号りの反転信号Ｃ二よってスイッチ５２を制御する。この構成で は、ノ（ンドギャップ基準電圧発生回路１０は３種の動作期間を有する。

プレチャージ期間において、クロック回路１６′は、）１イ状態のクロック信号 Ｃ，Ｄ及びＥを供給してスイッチ４８゜５６及び５０を閉じると共にスイッチ５ ２を開く。この期間内Ｃ：、キャパシタ４４はスイッチ４８で放電される。演算 増幅回路４２の利得はスイッチ５０で１１″−保持され、オフセット蓄積キャパ シタ５４は演算増幅回路４２のオフセット電圧Ｖｏｓに充電される。このプレチ ャージ期間の終端近傍において、クロック回路１６′はロー状態のクロック信号 Ｅを供給してスイッチ５０を開き、キャパシタ５４を演算増幅回路４２のオフセ ット電圧への充電状態に保持する。この直後にクロック回路１６′はロー状態の クロック信号りを供給してス３ツチ５６を開くと共にスイッチ５２を閉じる。こ のスイッチ動作は入力ノード４０（：じよう乱を与えがちであるから、グロック 回路１６′がクロック信号Ｃをロー状態にしてスイッチ４８を開く前に、短かい 安定期間を設けることが望ましい。この後、帰還キャパシタ４４（＝蓄積された 電荷は、スイッチドーキャパシタ部１８と２０から結合された電荷量の分だけ変 化する。

バリッド基準電圧出力期間と表示された第３の回路動作期間内に、ノード４６上 に出力された基準電圧からはすべてのオフセット電圧誤差が除去されている。オ フセット蓄積キャパシタ５４がオフセット電圧Ｖｏｓ　ｌ二周期的に充電される ならば、この演算増幅回路４２は、ノード４０がゼロ・オフセットのへカソード になされ結果的にオート・ゼロ状態にされる。

本発明を好適実施例に関し説明したが、本発明が種々変形され上述した実施例と は別の多くの実施例が考えられることは当業者にとって明らかであろう。

従って、本発明の要旨に包含されるすべての変形を添付クレーム（二縦ＮＴるこ とか意図されている。

！’／ｅａ 補正蓄の翻訳文提出書（特許法第１８４条７の第１項）を特許出願の表示 国際出願番号　ＰＣＴ／ＵＳ８２１０００９４２、発明の名称 オートゼロ演算増幅回路 五特許出願人 住所　アメリカ合衆国イリノイ州６０１９６　、シャンパーグ。

イースト・アルゴンフィン・ロード、１３０３番名　称　モトローラ・インコー ホレーテッド代表者　ラウナー、ビンセント　ジョセフ国籍　アメリカ合衆国 ４、代理人 住所　束東部豊島区雨長ＩＩｊｉＩ２丁目５番２号１９８２年５月２７日 （１） 補　正　書 請求の範囲 ｔ（？ｉ正）　基準電圧に結合された正入力端子、負入力端子及び出力端子を備 えた演算増幅回路を組込んで成り、該演算増幅回路のオフセット電圧を補償する 機能を備えた（口）路であって： 前記演算増幅回路の負入力端子に結合された第１の端子及び第２の端子を備えた オフセット・キャパシタオフセット補償期間内に、前記オフセット・キャパシタ 手段の第１の端子を前記演算増幅回路の出力端子に結合させかつ前記オフセット ・キャパシタ手段の第２の端子を基準電圧に結合させるオフセット・スイッチ手 段；並びに、 前記オフセット・キャパシタ手段の第２の端子に結合さ０れた第１の端子及び前 記演算増幅回路の出力端子に結合された第２の端子を有する帰還キャパシタ手段 を備えた回路。

２（補正）　前記オフセット補償期間と異なるバリッド基準電圧出力期間内に、 前記オフセット・キャパシタ手段の第２の端子を入力電圧に結合させる手段を更 に備えた請求の範囲第１項又は第６項記載の回路。

五（Ｍ正）　基準電圧に結合された正入力端子、負入力（２） ！ｌｖ表昭５８−５０００４９（５） 端子及び出力端子を備えた演算増幅回路を組込んで成り、該演算増幅回路のオフ セット電圧を補償する機能を備えた回路であって： 前記演算増幅回路の負入力端子に結合された第１の端子及び第２の端子を備えた オフセット・キャパシタ手段； オフセット補償期間内に、前記オフセット・キャパシタ手段の第１の端子を前記 演算増幅回路の出力端子に結合させかつ前記オフセット・キャパシタ手段の第テ 手段；並びに、 前記オフセット・キャパシタ手段の第２の端子に結合された第１の端子及び前記 演算増幅回路の出力端子に結合された第２の端子を有する帰還キャパシタ手段； 並びに、 前記オフセラ）Ｍ償期間を除き、前記演算増幅回路の出力端子を前記帰還キャパ シタ手段の第２の端子に結合する帰還スイッチ手段を備えた回路。

４、（補正）　前記バリッド基準電圧出力期間を除き、前記帰還キャパシタ手段 の第１．第２の端子を結合させる帰還キャパシタ・スイッチ手段を更ζ二備えた 請求の範囲第３項記載の回路。

５、（補正）　前記スイッチ手段の全てを制御する互いに重なり合わない各クロ ック信号を供給するクロック手（６） 段を更に備えた請求の範囲第４項記載の回路。

Claims (1)

1. 【特許請求の範囲】 ｔ　基準電圧ｈＧに結合された正（＋）入力端子、負〔−〕入力端子及び出力端 子４６を備えた演算増幅回路４２を組込んで成り、該演算増幅回路４２のオフセ ット電圧Ｖｏｓを補償する機能を備えた回路２２′であって：前記演算増幅回路 ４２の負入力端子Ｃ：結合された第１の端子及び第２の端子を備えたオフセット ・キャパシタ手段５４；並びＣ二、 オフセット補償期間内ζ；前記オフセット・キャパシタ手段５４の第１の端子を 前記演算増幅回路４２の出力端子４６罵：・結合させ、かつ該オフセット・キャ パシタ手段５４のＩｊ２の端子を基準電圧ＶノミＥ結合させるオフセット・スイ ッチ手段５０及び５６を備えた回路。 ２　前記オフセット補償期間と異なるバリッド基準電圧出力期間内（：１．前記 オフセット・キャパシタ手段５４の前記＠２の端子を入力電圧ＶＩＮに結合させ る手段を更に備えた請求１の範囲ＩＪ１項記載の回路２２′。 五　前記オフセット・キャパシタ手段５４の第２の端子に結合された＠１の端子 及び第２の端子を備えた帰還キャパシタ手段４４；並び（＝。 前記カフセット補償期間を除き、前記演算増幅回路４２の出力端子４６を前記帰 還キャパシタ手段４４の前記第２の端子に結合させる帰還スイッチ手段５２ｔ− 備えた請求の範囲＄２項記載の回路。 （１１） ４、前記バリッド基準電圧出力期間を除き、前記帰還キャパシタ手段４４の第１ ．第２の端子を結合させる帰還キャパシタ・スイッチ手段′ＩｋＪ！に備えた請 求の範囲第３項記載の回路２２′。 ５　前記スイッチ手段のすべてを制御する互いζ二本なり合わないクロック信号 Ａ、Ｂ及びＣを供給するクロック手段１６を更に備えた請求の範囲第４項記載の 回路２２′（１）