JPS5850054B2 - Ｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、ＮＲＺあるいはＲＺ方式の如き、不規則に断
続する入力信号から最適識別タイミングを再生するＰＬ
Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関
するものである。

ＰＬＬ回路は、第１図に示すように、位相比較器ＣＭＰ
、ローパスフィルタＬＰＦ、電圧制御発振器■ＣＯより
なる位相フィードバックループである。

位相比較器ＣＭＰは入力クロック１と電圧制御発振器■
ＣＯの出力クロック２の位相差を検出して、電圧に変換
するものである。

位相比較器ＣＭＰの出力３は、位相差の周波数成分以外
に入力信号以上の周波数成分も含んでいる。

ローパスフィルタＬＰＦは位相比較器ＣＭＰの出力電圧
３を積分して平滑化して、位相差に比例した連続的な電
圧成分だけを取り出し、またその定数によって位相差成
分も抑圧する。

電圧制御発振器■ＣＯはローパスフィルタＬＰＦの出力
電圧４によって発振周波数が制御される発振器であり、
微小範囲では、制御電圧に比例して発振周波数が変化す
る。

ＰＣＭ伝送において、受信される信号は、伝送路の歪み
、変動、雑音および符号量干渉などの種種の原因によっ
て、位相変動（ジッタ）をもっている。

識別タイミングクロックは入力のゆるやかな周波数変動
には追従し、これらの位相変動（シック）のみを抑圧し
たものであることが望まれる。

タイミング抽出に用いるＰＬＬ回路の役割はこれらの条
件を満す識別タイミングクロックを再生することである
。

現在、位相比較器ＣＭＰ１０−パスフィルタＬＰＦ、電
圧制御発振器■ＣＯ等を含むＰＬＬ回路用のＩＣが市販
されているが、ＰＣＭ伝送に用いられるノンリターン・
ツウ・ゼロ（以下ＮＲＺ）信号、リターン・ツウ・ゼロ
（以下ＲＺ）信号の様な不規則に断続する入力信号に対
しても位相比較器が十分に機能するものは実用化されて
いない。

従来のタイミング抽出に用いられたＰＬＬ回路の例を第
２図に示す。

第２図ａのブロック図はＲＺ入力５に対するＰＬＬ回路
である。

タンク回路等のクロック連続化回路Ｃ８Ｃによって入力
に同期した再生クロック１′がＰＬＬ回路ＰＬＬに供給
されて、ジッタのないクロックが再生される。

また、第２図すのブロック図はＮＲＺ入力５′に対する
ＰＬＬ回路を示す。

ＮＲＺ入力５′は微分回路ＤＩＦによって立ち上がり立
ち下がり部分のパルスを発生し、微分パルス６によって
タンク回路等のクロック連続化回路Ｃ８Ｃを駆動して、
再生クロック１′をＰＬＬ回路ＰＬＬに供給し、ジッタ
のないクロックが再生される。

これら回路はいずれも、クロックを連続にする回路を含
んでおり、そのためにタンク回路等のアナログ調整回路
を含むことになる。

従って、この様な従来技術に於ては、タンク回路の同調
周波数の調整等が必要となり、さらに、最適識別時間を
設定するためのディレーライン等も不可欠となり、この
最適識別時間の調整はビットレートが低くなると極めて
困難なものとなる。

また、経年変化、温度変化による素子値の変動によって
定常位相変化を含む。

このために、最適な識別タイミングを得るためには素子
に対する要求が厳しくなる欠点がある。

本発明はこれらの欠点を除くため！こなされたものであ
って、水晶振動子を用いた電圧制御発振回路を用い、入
力データのマーク信号の微分波形と電圧制御発振器の出
力信号との和をトグロ動作形位相比較器のクロックとす
ることによって、タンク回路等によるクロック連続化回
路等を用いず、全てディジタル形のロジック回路で構成
したＰＬＬ回路を提供するものであって、これによって
アナログ的な調整を不要とし、回路素子に対する要求を
緩和するものである。

以下図面に従って説明する。

第３図は本発明の一実施例を示す図であって、ＮＲＺ方
式で伝送されるデータ信号入力から最適識別タイミング
を抽出するための回路を示すブロック図（同図ａ）とそ
のタイムチャート（同図ｂ）である。

同図に於て、ＤＩＦｌは入力データ５切マーク信号を微
分してその立上り部と立下り部に幅の狭いパルスを有す
る出力信号７を出力する微分回路であり、入力信号に遅
延を与えるインバータと排他論理和回路で構成されてい
る。

ＤＩＦ２は電圧制御発振器■ＣＯの出力クロック２を微
分して、その立上り部に幅の狭いパルスを有する出力信
号８を出力する微分回路であり、入力信号を反転して遅
延を与えるインバータと論理積回路で構成されている。

また、ＡＧはアンドゲート、ＦＦはＤタイプのフリップ
フロップ、ＯＧはオアゲート、ＴＰＣは主にＤタイプの
フリップフロップで構成されるトグロ動作形位相比較器
、ＦＩＬはフィルタであり、電圧制御発振器■ＣＯには
水晶振動子を用いた電圧制御発振器が用いられている。

微分回路ＤＥＦ２の出力信号８を受けたＤタイプのフリ
ップフロップＦＦと、その出力を受けたアンドゲートＡ
Ｇとによって微分回路ＤＩＦ１の出力信号７を制御して
、第３図すに９で示す様な信号を作成し、アンドゲート
ＡＧから出力する。

即ち、この信号９の各パルスの間には電圧制御発振器■
ＣＯの出力パルスの微分波形である信号８のパルスが常
に奇数個となるようにされている。

この信号９はオアゲートＯＧによって信号８との和の信
号１０に変換され、トグロ動作形位相比較器ＴＰＣへ送
られる。

ここで、前記フリップフロップＦＦとアントゲ−１−Ａ
Ｇとは前記信号８と９とが同時にトグロ動作形位相比較
器ＴＰＣに入力されることを禁止して、微分パルス幅に
よる動作不確定領域の異常動作を防止している。

第３図すに１１で示す信号はこの回路の最終的な位相比
較器出力であって、フィルタＦＩＬを介して電圧制御発
振器ＶＣＯへ送られる。

この様に、ＮＲＺの入力データ５′の微分パルス間に奇
数個の電圧制御発振器■ＣＯの出力クロック２の微分パ
ルスが常に入る様に制御された信号９と電圧制御発振器
■ＣＯの出力クロック２を微分した信号８との和でトグ
ロ動作位相比較器ＴＰＣ■ を動作させ、ＰＬＬ回路を位相比較器の出力が。

になる様にループ帰還をかけてやれば、０連続あるいは
１連続の場合でも電圧制御発振器ＶＣＯからの出力クロ
ック２の微分パルスがトグロ動作位相比較器ＴＰＣに供
給され、５０％デユーティ比のクロックを発生させるこ
とができるので、等価的に位相比較が行なわれていない
様に動作する。

これによって、Ｏ連続、１連続によっても位相同期はず
れを起こさず、識別タイミングクロックを再生するＰＬ
Ｌ回路が可能になる。

以上、第３図の実施例によってＮＲＺ方式で伝送される
データ信号入力からの最適識別タイミング抽出について
説明したが、続いてＲＺ力式で伝送されるデータ信号入
力から最適識別タイミングを抽出する場合について説明
する。

第４図はその実施例を示す図であって、同図ａにその構
成を示すブロックを示し、ｂにその動作を説明するため
のタイムチャートを示す。

同図に於て、ＤＩＦ３゜ＤＢＦ４は入力データ５のマー
ク信号あるいは電圧制御発振器■ＣＯの出力クロック２
を微分してその立上り部と立下り部とに夫々幅の狭いパ
ルスを有する出力信号７あるいは８′を出力する微分回
路であり、入力信号に遅延を与えるインバータと排他論
理和回路で構成されている。

また、ＯＧはオアゲート、ＴＰＣは主にＤタイプのフリ
ップフロップで構成されるトグロ動作形位相比較器、Ｆ
ＩＬはフィルタであり、電圧制御発振器■ＣＯには水晶
振動子を用いた電圧制御発振回路が用いられている。

微分回路ＤＩＦ３の出力信号７と微分回路４の出力信号
８とはオアゲー１−ＯＧによって和の信号１０′に変換
され、トグロ動作位相比較器ＴＰＣへ入力される。

こうすることによって、入力データ５のマーク信号の微
分波形である出力信号７の各パルスの間の電圧制御発振
器ＶＣＯの出力クロック２の微分波形である出力信号８
′のパルスの数は常に奇数個となる。

Ｏ連続区間に於ては、電圧制御発振器■ＣＯの出力クロ
ック２の微分パルスによって５０φのデユーティ比のク
ロックを発生させ、等価的に位相比較を行わないことは
ＮＲＺ方式の場合と同様である。

ここで、本実施例に於ては、入力データのマーク信号部
に立下り部が来てしまうような識別タイミングクロック
になってしまった場合を考慮してクロック位相の反転機
能も備えている。

第４図ａにＣＰＣで示すブロックがこの位相制御回路で
あり、排他論理和回路、微分回路を構成するインバータ
と論理和回路、論理和回路およびＤタイプのフリップフ
ロップ等で構成されている。

電圧制御発振器■ＣＯの出力クロック２を排他論理和回
路を介して微分回路へ供給し、その立下り部を負の微分
パルスとして取出す。

この微分パルスと入力データの反転信号との論理和信号
をフリップフロップに与えることで、入力データのマー
ク信号部にクロック２の立下り部が来る場合にのみこの
フリップフロップをセットする。

排他論理和回路はこのフリップフロップがセットされる
と電圧制御発振器ＶＯＣの出力クロック２を位相反転さ
せる。

この様に制御されたクロックが識別タイミングクロック
として送出される。

以上詳細に説明した様に、本発明のＰＬＬ回路はタンク
回路、ディレーライン等のアナログ回路を一切含まず、
ディジタル形のロジック回路のみによって構成されるも
のであるため、めんどうなアナログ回路の調整が不要と
なるばかりか、各回路素子に対する要求も緩和できる。

【図面の簡単な説明】

第１図はＰＬＬ回路の基本構成を説明するための図、第
２図は従来のＲＺあるいはＮＲＺ入力に対するＰＬＬ回
路を説明するためのブロック図、第３図は本発明の一実
施例を説明するためのブロック図およびタイムチャート
、第４図は他の実施例を説明するためのブロック図およ
びタイムチャートである。 ＤＩＦＩ〜ＤＩＦ４・・・・・・微分回路、ＡＧ・・・
・・・アンドゲート、ＯＧ・・・・・・オアゲート、Ｆ
Ｆ・・・・・・Ｄタイプのフリップフロップ、ＴＰＣ・
・・・・・トグロ動作形位相比較器、■ＣＯ・・・・・
・電圧制御発振器、ＣＰＣ・・・・・・位相制御回路。

Claims (1)

1. 【特許請求の範囲】 Ｉ ＮＲＺＲＺ方式送されるデータ信号入力から最適
   識別タイミングを再生するためのＰＬＬ回路に於て、入
   力データのマーク信号の立上りおよび立下りで幅の狭い
   パルスを発生させる第１の手段と、電圧制御発振器から
   の出力クロックの立上りあるいは立下りで幅の狭いパル
   スを発生させる第２の手段と、第２の手段の出力パルス
   が第１の手段の出力パルスの間に必ず奇数個人るように
   第１の手段の出力パルスを制御してこの両手段の出力パ
   ルスの和をトゲ爾動作形位相比較器へそのクロックとし
   て供給する第３の手段とを有して威るＰＬＬ回路。 Ｚ ＲＺ方式で伝送されるデータ信号入力から最適識
   別タイミングを再生するためのＰＬＬ回路に於て、入力
   データのマーク信号の立上りおよび立下りで幅の狭いパ
   ルスを発生させる第１の手段と、電圧制御発振器からの
   出力クロックの立上りおよび立下りで幅の狭いパルスを
   発生させる第２の手段と、これら両手段の出力パルスの
   和をトグロ動作形位相比較器へそのクロックとして供給
   する第３の手段とを有して成るＰ Ｌ Ｌ回路。 ３ 人力データのマーク信号とクロックの立下りとの一
   致を検出してクロック位相を反転させる第４の手段を備
   えて成る特許請求の範囲第２項記載のＰＬＬ回路。