JPS58501611A - フエ−ズロツク・ル−プにおいて過渡現象により誘導される誤差を阻止するための装置 - Google Patents

Abstract

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Description

【発明の詳細な説明】 「７エーズロツク・ループにおいて過渡現象によｐ誘導されゐ誤差を阻止するた めの装置」本発明は全体として２進デジタル型の通信装置に関する亀のであシ、 更に詳しくいえば、７エーズロツク・ループ信号処理に関連して逐次位相検出器 を用いる装置において、スプリアス信号が誤差を生ずることを阻止すゐ装置に関 するものである。

先行技術の説明 たとえば、電力線搬送装置のような多くの通信装置は、信号伝送においてデジタ ル変調技術を用いる。

そのような信号の送信は、「マーク」すカわち２道の「１」または「スペース」 すなわち２進の「０」のいずれを送信すべきかを指示するために、搬送波信号に 一連のパルスを印加することによシ送信装置への入力を変調することＫよって制 御される。そのようなデジタル伝送技術の１つは周波数シフトキーインダ（Ｆｉ ｌＫ　）変調を含む。これは本発明の好適な爽施例で採用されゐ種類のものであ る〇 この種の装置においては、マー・りを示すために１つの周波数が用いられ、スペ ースを示すために別の周波数が用いられゐ。周波数シフトキーインクは、伝送す べき４１Ｉ是の周波数に応答してベース周波数すなわち搬送周波数を所定の増分 だけ推移させるためｋその搬送周波数を変調することを含む。

そのような装置ＩＫｊｉＰいては周波数シフト位相は連続である、すなわち、送 られる信号が、周波数は便化するが、時間−位相シフトの連続性を有しないよう な正弦波信号である。通常は、２進「１」すなわちｉ−り信号は選択された中心 周波数よシ高い周波数すなわち「搬送波プラス」周波数で送信され、２進「０」 すなわちスペース信号は搬送波の中心周波数よシ低い周波数すなわち「搬送波マ イナス」周波数で送信されゐ。送信されゐ周波数と搬送波の中心周波数との差は 変調速度すなわちデータ速度の２分の１に勢しいか、それよシ高い値にできる。

位相シフトを阻止す石九めにそのような装置を制御すゐ周知の１つの方法は、入 力信号を７エーズロツク・ループへ与え、その７エーズｐツク畢ループの出力を ビット期間ごとに１回、ビット期間に従って発生される標本制御信号に従って標 本化することよシ構成される。７エーズロツク・ループ回路は、ＶＣＯの周波数 を入来制御信号の周波数★たは基準周波数発生畳の周波数と比較する位相検出器 によって通常構成される。その位相検出器、や出力は、ループのフィルタを通つ 大径で、　ＶＣＯへ＊＊されてそのＶＣＯを入来周波数すなわち基準周波数と正 確に同相に保り。

どのような７エーズロツク・ループにおいても重要な部品は位相検出器である。

基本的には、発振器を基準信号と同期状１１に保つのに発振器を制御する九めに 用いるためｋ、位相検出器は、発振器の出力の位相と基準信号の位相との差に関 連する直流電圧を発生する。位相ロックを維持して７エーズロツクーループから 適切な出力を生じさせるためには、位相検出器は極めて重要である。

１つの重要な種類の位相検出器は逐次位相検出器として知られている。逐次位相 検出器は、入力信号の遷移の順序すなわち「零」交差の順序を調べることによ） 位相差を測定するデジタル回路である。それらの零交差は通常は前餘部すなわち 正の零交差である。逐次位相検出器は「入力の順序を記憶する」ために双安定素 子すなわちフリップ７０ツブで構成されるが、他の多くのやυ方で構成すること も可能である。一般に用いられている１つの逐次位相検出器は逐次位相周波数検 出器として知られている。

逐次位相検出器は多くの望ましい性質を有するためｋしばしば用いられている。

逐次位相検出器は構成が簡単で、容易に入手できるデジタル回路から安価に作る ことができる。逐次位相、検出器社非常に小さい位相誤差で利得を高くすること ができる。フェーズロック・ループに用いられた場合には、それらの逐次位相検 出（至）はループの「ハｙダ・アップ」の問題を解消することと、位相および周 波数の迅速で確実な獲得を行うことができる。それらの回路には直−素子すなわ ち個別素子が用いられないから、逐次位相検出器は集積回路で１！現するのにと くに魅力的である。

しかし、逐次位相周波数検出器を含む逐次位相検出器には１つの望ましくない特 性がある。それらの装置はメそりを有し、遷移によ多動作させられゐものである から、遷移を見逃す仁と、および入力中のノイズその他のスプリアス信号のため に止するスプリアス入力ｊ移は許容できない。他の種類の位相検出器では小さい スプリアス過渡信号は小さい遷移位相誤差信号を生ずるのに反して、逐次位相検 出器の場合にはそれらのスプリアス信号すなわち遷移を含む過渡信号は非常に＊ 暑い誤差信号を生ずることがある。したがって、フェーズロック・ループの用途 においては、逐次位相検出器ＫＡはされるノイズ遷移の影響のためにループはロ ックを通常失わされる。

この状況において杜、フェーズロック−ルーズが再び四ツクできるようＫ）！ｌ る壜でに多（Ｏ／　ａツタ期間が経過することがあゐ。

以上説明したことから、それ番や遷移がしｄしば起る状況において他の望オしい 逐次位相検出器を用いてう壕くいくように１スプリアス遍ｉＩＯ影響を無くす必 要があることがわかる０たとえば、１）０解決法はスプリアス遷移を除去するた めに入力信号を−渡すゐととである。しかし、そのようなフィルタの固有の位相 シフトが希望の位相関係を不明瞭にするとともあゐ。そのようなフィルタは通常 は個別部品と直線部品を必要とするが、そのために関連する回路のコストが上昇 して設計に問題が生ずるから、第一に逐次位相検出器を用いることの利点が打ち 消されてしまう。

発明の概要 本発明によシ逐次位相検出儲、とくに７エーズロツク拳ループに用いられる逐次 位相検出器への入来制御信号におけるスプリアス遷移すなわち過渡現象に関連す る諸問題は、制御信号サイクル期間のほんの一部の間だ砂位相制御信号入力が可 能状１ｔＫされるように１位相検出器への入力信号を制御すゐための付加制御回 路を設けることにより解決される。制御信号サイクル期間のこの部分すなわち小 さい時間窓は妥蟲な、すなわち、無関係でない制御信号が正常な制御信号サイク ルにおいて予測される時間Ｋ　一致するように選択される。入力≠Ｘ可能状１１ ｍＫされていゐ関は、位相検出器がそのような制御信号の最初のもののみに応答 して、以後の飢−信号には応答しないように、この装置は構成される。入力可能 化機能はタイさング回路によシ制御される。そのタイをング回路は可能化期間中 Ｏ終）に他の回路部品の動作を不能ＫＬ、それにょ多位相検出器の入力を不能に する・次の妥娼な入力信号が予測される次の可能化時間窓の時ｔｇＵまで、各制 御サイクルの期間だ妙入力は不能状１１にさせられる。このようｋして、各入力 サイクル中の小さな時間窓の間だけ入力は不能状態にさせられる。その時間窓の 外＠に起ゐスプリアス入力遷移は阻止され、最初に受信された制御信号以外の信 号は無視されるからループを乱すことはない０これによシ、位相ロックが再び行 われゐまで位相検出器の入力が可能状＠にされる＠ その好適な実施例においては、ｖｃｏから動作させられる７エーズ鴛ツクされ要 分周器が、必要なタイミング信号と逐次シークンス信号を得る九めに利用される 。これはゲートおよび双安定素子との組合わせで用いられて希望の制御を行う。

ｖｃｏは、制御信号入力から動作する７工−ズロツク周波数逓倍器によって枢動 される。その制御信号入力は通常は６０Ｈｚの電源電圧である。７工−ズロツク 周波数逓倍器を用いることによシ、不能状１１１ＩｔＩＣされる時間が一定値で はなく、入力周波数が蜜化すゐと自動的に羨化するという利点が得られる。とれ Ｋよｐ装置の融通性を一層大きくすることができる。

図面の簡単な説明 同じ数字は図面全体を通じて同じ部品を足すために用いられてい為。図において 、 第１図は本発明の位相検出器入力制御回路の簡略化したブロック図１ 第２Ａ図、第２Ｂ図、［２ＣｆｆｉＴｈ！び第２Ｄ図を含む第２図は位相検出装 置を用いる本発明のＦ８に送信機の配線図、 第３図は第２図の送信機に関連するタイミング図である。

好適表実施例の説明 第１図には本発明の好適な実施例のブランキング回路すなわち不能化回路の簡略 化したブロック図が示されている。これはＶＣＯ２０を含む。このｖＣＯの出力 は２１を介してデジタル分局器２２へ伝えられる。

このデジタル分周器はカウントダウンされた入力を逐次位相検出器２３の２４へ 与える。この逐次位相検出器の２５には制御ｍ信号入力すなわち標本信号入力も 与えられ、２６に位相差信号出力を生ずる。その位相差信号出力は２７で沖波さ れ、ｖｃｏを制御するために用いられる。

タイミング信号を導１ｉ１２１１を介して装置へ入力する分周器によ多制御され ゐ双安定７リツグ７０ツブ回路とゲートを含むタイミング回路２８がリセット・ トリガ３０と、出力信号すなわ・ち可能化信号を３１に有する。アンドゲート３ ２が生の入力論理制御信号すなわち「ノイズを含む」入力論理制御信号をｓ３に 受け、可能化信号入力を８４に受りゐと、そのアンドゲート３２は開かれて逐次 位相検出器への出力信号を３５に牢する・希蓋の可能化期間が経過し大壁で、可 能化信号がターンオフされ、導線３−を介してトリガ８０によシネ能状箇にされ ていゐ位相検出器２３への入力によ〕装置はリセットされる〇以下に詳しく説明 するとの装置の動作は基本的には次のようなもＯ′ｅあゐ。分周器がタイ電ング 回路２８０１つの不能期間すなわちｙ−Ｊ（Ｊはテに関連する非常に小さい時間 増分）の期間中にカウントダウンした後は、３１にお叶ゐ出力および、したがっ て、アンドゲート３２への入力３４が高レベルとなる。これが起きた期間中に任 意の正交差遷移信号を受けると入力３３が高レベルＶＣされて、論理信号入力が アンドゲート３２を通って逐次位相検出＠２３０入力端子まで送ることがで自ゐ ようＫする。この入力は分周１）２２からの２４にお妙る入力とともに、位相差 に関連する電圧を２６１Ｃおける出力として発生するために利用される。その信 号は一部されてｖＣＯを駆動する九めに戻される。タイ建ング回路を動作不能と する期間（Ｔ’Ｊ）は、分局＠２２のカウントダウン時間に等しい正常な期間ｚ ）ｂ故意に僅かに姐〈される。このようにして、妥・幽な入力信号が入力端子３ １に：’ｉＪわれゐ期間中のカウントダウン時間の雌んの一部すなわち小さい慾 の間だけ、アンドゲート３２は開かれる０このナイクル時間の残ｐＯ時間中社、 タイミ／グ回路２＠の可能化出力端子３１はオフ状態すなわち低レベル状態にさ れ、したがってアンドゲート８２％オフ状１１にされゐ。

配置図かられかるように、第２図全タイイングは２ム、２Ｂ、２Ｃ，＞よび２Ｄ として分類されている４つの図面で構成される。それら４つの図面は図示のよう に互いに組合わされる。それら４つの図面を組合わせることによシ、本発明の装 置を利用する送信装置の全タイ建ングの配線図が得られる。この組合わされた配 線図を参照して、好適な夾施例を典型的な用途として説明する◇ 第２Ａ図には、ヒユーズ４２が適蟲に設けられて＄−シ、かつ回路のための電圧 制限器４３を含む！！４０゜４１に送信装置からのデジタル論理信号を伝える６ ０Ｈｓの電源電圧電力入力導線が示されている。これは線４４．４５に入力を供 給する。そうすると、電力線から得られた比較器電流または検出器電流は基本的 には６０Ｈｚの周期的な正弦波であって、フェーズロック・ルーズのための制御 信号として用いられる。

第２ム、２０図に示されている検出器回路すガわち比較器回路は増幅器４６と、 その増幅＠に関連する部品を含み、入力信号の零交差の検出、と、デジタル波形 の発生とに用いられる。そのデジタル波形の正の遷移がインバータすなわちノッ トゲート４７の出力ビン４６において観察されゐ。位相比較が正の零交差を基に しているこの特定の爽施例においては、この電圧は正の零交差に応答して高くさ せられゐ。

検出器回路のための電力は、；ンデンサ４ｓと、抵抗器４−と、ダイオード５０ ．５１と、；ンデンサＳ２とを含む容量結合された中波整流電算回路により１１ ４５．４６から得ることができる。その電源の出力電圧は、ツェナーダイオード ５３とダイオード５４．５５を含む調整回路によシ、たとえば最高２８ＶｃＤＷ 流１１ＥＥＫＩＩＩ１１ｔＬルｏ　ニアｙデンサ５８（第２Ａ図）と、抵抗器５ Ｔと、コンデンサ５８と、抵抗器ｓｓ、ｇｏを含む結合および減衰回路網が電源 電圧信号を比較器回路に結合する。この構成においては、約１８〜１だ妙減衰さ せられてその信号を増幅器４６の・動作範囲内に維持する。増１１！！ｉ）４＠ を過電圧から保護すゐためにダイオードクランプ１１２．＠３が用いられる。増 幅器４６が、この爽施例では、正へ向う信号に対しては０ボルトにおいて、およ び負へ向う信−号に対しては一８０ボルトにおいてスイッチングさせられるよう にするために、比較器／増幅器回路紘抵抗器・４，６ｓとダイオード１１１ｔＣ よるヒステリシスも利用すゐ。このヒステリシスは正から負へ向う電源電圧の逼 ｔ＊象と−１「スパイク」の存在とが回路の動作性能を低下させる作用を小さく する。破線６Ｔで囲すれてお）、ダイオード６８とトランジスタ＠９を食も分離 装置を用いて、電ｗｌｓ波数の零交差信号をロジックに結合させ、電源線と以後 の送信装置電子回路の間の電気的分離を行うことができ石。

以上の説明から、ノットゲート４７の出力ビン６における信号は、正の零交差が 検出された時はいつでも高レベルとなり、したがってノイズと電源線信号におけ る過渡現象とのために余分な遷移を含むことがあることが容易にわかる。この「 生」の制御信号はアントゲ−１７０への１つの入力を形成する。

もちろん、このアンドゲート７０が開かれると、信号すなわち論理「１」がその アントゲ−）７０の出力線に出現させられる。その信号は位相検出装置における 入力信号と力る。その位相検出装置については後で説明する。

第２Ｂ図に示されているフェーズロック・ループは標準的なモトローラ（Ｍｏｔ ｏｒｏｌａ　）　ＭＣＩ　４０４６Ｂのようなフェーズロック・ループとするこ とができ、位相検出器８０とＶＣＯＩＩ　１およびその他の部品を含む。別の装 置としては増＠曇８２と、コンデンサ８３と、抵抗４８８４を有するループフィ ルタを含む。分局器（第２ｐ図）がカウント回路８５と、８１，８γと双安定ツ リツブフロップ回路部Ｍ３８８と・を含む。そのフリップフロップ回路部品８８ は分局器としても用いられゐ。アナｐググー）８！１，９０，１１１と、アンド グー）０２．＄３およびノットゲー）９４．！Ｉ！Ｉを含む関達すゐ制御回路と を有する変調Ｓ回路が設けられる。それらの部品は、本発明に関連するのではな くて、送信機の制御とともに７エーズ四ツク−ループを使用すゐことに関連する ものであ〕、周知のようＫして動作させられる。その動作についてはその装置と と屯に後でもつと詳しく説明する。また、第２Ｃ図に示すように１回路において 必要がある場合には、安定化電源装置１００から安定化された直流電圧が供給さ れる。その安定化電源装置１００４通常のように動作する。

次に、周波数逓倍回路について説明する。ｌｌ２Ｂ１２Ｄ図に示すように１アン ドゲートＴＯの出力端子における未知の、すなわち生の、制御入力論理信号御入 力となゐ。そのような信号のうちの第１ＣＩ（１号を受けると、アリツブフロッ プ１０１は状態を変えてそれのＱ出力端子に入力論理「１」信号を生じ、その信 号を導＠１０２を介して位相検出器＠Ｏの１つの入力端子へ与えゐ。この位相検 出＊ａＯは、フリップ７０ツブ１０１０出力端子からの未知の入力信号と、７リ ツプ７０ツグ１１８のＱ出力端子から導＠　１＠３と１０４を介して位相検出器 の入カビ、ン１４に到達するｖＣＯからのカウントダウンされ九基準信号との間 の瞬時位相差を測定する＠位相検出器＄Ｏの出力ビン１３は位相差に関連する電 圧信号を発生すゐ。その佃号社Ｆ＊されてから導線１３５と信号変調器を通って ＶＣＯの制御みカビン９へ与えられる。ビン４から（Ｄ　ｖｆ：Ｑ出力は分周ａ ｓｓ、ｓｓ、ｓｒと７１Ｊ　ツブ７０ツブ８８を含む分周器回路すなわちカウン トダウン回路へ導ＩＩ　１０６．１０７を介して与えられて、フェーズロック・ ルーズの入力を位相検出器へ再び与える。

ループがロックされたとすると、制御信号入力端子と分周器回路からの位相検出 器８０への入力信号の位相と周波数は岬しく、分周回路におけゐ希望のカウント ダウン量すなわち分局量に未知の周波数すなわち入力周波数を乗じたものに正確 に勢しい周波数で動作するととＫなる。本発明の１つの成功した冥施例において 用いたカウントダウン数すなわち分局数は２０００であった。この場合には、ｖ ＣＯは未知周波数すなわち入力周波数の２０００倍で動作していたことになる。

したがって、入力すなわち制御信号が６０Ｈｚの電力であるとすると、ループは ６０　Ｘ　２０００　すなわち１２０旺亀でロックすべ龜である。

本発明に従って、未知信号入力におｉるスプリアス信号またはその他のノイズ信 号が位相検出器・８０に影響を及はすことを阻止し、先に説明し九ようにルー／ をロックから外すように駆・動するために、可能化および不能化制御回路が設け られる。この回路は、この実施例では６０１１ｇ入力電流の正の零交差である予 測される妥当な入力信号の関Ｃ）ｌよぼ倉サイクルにわたって位相検出器の入力 を不能にする。最初にループがロックされているものと仮定すると、制御入力周 波数０＋ナイクルに対して分周器回路はｖＣＯ信号の２０００サイクルをカウン トすべきであゐ０したがって、正常なカウント順序は０，１．２φ・・す９９７ ゜１９９８　、１９９９　、０　、１　、・拳１岬となる。

未知信号の遷移はカウンタ回路の１９９９から０への移行と同時に起ることが理 想的である。実際には、ループのノイズやその他の装置の不完全のために、実際 問題として時間「ジッタ」すなわちダイナ４ツク位相誤差として知られている小 さな歪み量が存在することＫなる。この誤差のために遷移が理想的な位置からず らされることがある。本発明の装置はそのようなダイナ樗ツク位相誤差を解消す るものでわゐ。未知周波数の２０００倍で動作するｖＣＯの場合には、分局器の １９９４のカウント状態において装置を動作可能状態にすることにより、回路に おゆる正常な量のダイナオツク位相誤差を解消するために正しい、すなわち妥当 な入力遷移が予測される壕でに、十分な時間、すなわち、１９９４と００間に６ つのＶＣＯサイクル（この場合には５０１イクｐ秒）が得られることが１出され ていゐ。これ祉カウンタ８５．８＠、８７からの出力において満される。それら の出力はアンドゲート１０８のビン１０．ｊｌ、１２に受ゆられる。

そのアンドゲート１０８のビン９にはアリツブ７ｐツブ８８からの信号も与えら れる。それらの入力は分周器の指定された状態を復号し、たとえばカウント１９ ９４　Ｋ　ｓＩ−いてアンドゲート１０８を開くための時刻を決定する◎ アンドゲート・デコーダ１０８の出力は１０９によシフリップフロップ１１０の ビン３であるクロック入力端子へ与えられてその入力端子をクロック制御する。

そのためにアリツブフロップ１１０のビン２における互出力が高レベルにされる 。この信号は導＠　１１１によシアンドゲートＴＯ（第２Ｃ図）のビン５へ与え られてそのアンドゲートを真に４ツトすることによシ、出力信号を１１７１を介 してアリツブ７ｐツブ回路１０１へ送ることができるようにする。

最初の正入力遷移すなわち、零交差は入力信号からノットゲート４Ｔのビン６に おいて起る。この遷移はアンドゲート７０を通シ、フリップ７０ツブ１０１をク ロック制御する。Ｄ入力は高レベルであるからビン１における７リツプフロツプ １０１の出力が正の遷移に応答して高レベルとなり、それからとの信号は導＃１ ０２を介して位相検出器８Ｇのビン３へ与えられる。７リツプフ四ツブ１０１の ビン５におけるＤ入力は永久的なデジタル「１十であることに注意すべきである 。したがって、入力ビン３においてクロック制御されるどのような付加遷移もそ の７リツプフｐツブの秋１Ｍ４を再び裟えることはできず、別の正の零交差を位 相検出＊ＳＯに記録する。その結果として、カウンタが１９９４　Ｋ達した後で 起る最初の正の入力遷移だけが位相検出器８０に影響を及はす。

短い期間の後で、カウンタが次のサイクルの約００６０に達すると、分周器カウ ンタ８Ｂから導線１１２を介してフリップフロップ１１３へ送られてそのフリッ プ７０ツブをクロックし、次の同期サイクルのためにロジックをリセットする。

したがって、７リツプ７０ツブ１１３のビン１３におけるＱ出力が高レベルと々 って７リツプフロツプ１０１をリセットし、ビン６において７リツプ７０ツブ１ １０をセットする。フリップ７０ツブ１１０のビン２における互出力も低レベル となシ、その出力は導線１１１を介してアンドゲート７０のビン５へ与えられて そのアンドゲートを閉じる。このリセット動作に関して、フリップフロップ１０ １のす々ット前にアンドゲート７０が閉じられてどのスプリアス入力もその間に 入力されるおそれが避けられるように１そのリセット順序は、制御されるこ七に 注意すべきである。

タイ電ング順序が第８図に示されている。第３図はカウント順序における典型的 な入力可能化期間に的をしぼつ九ものである。アンド・ゲート７０のビン５が低 レベルの時に生ずるスプリアスパルスすなわちノイズパルスは回路によシ無視さ れることがわかる。同様に１アントゲ−）ＴＯのビン！！が高レベルの期間中に 最初の通常は妥蟲な遷移を受けた後のノイズ家たはスプリアスパルスも位相検出 ！！！８０によシ無視されゐ。

このように、正常な動作においては、位相検出器の入力は時間Ｏ１９９４／２０ ００Ｘ１００’１−９９．７ｑｂの間だけ不能状ｎＫされる。その不能期間中に 生ずる余分な信号遷移は回路によシ除去される。しかし、可能期間中に生ずる余 分な遷移社、その遷移が余分な遷移のうちの最初の遷移であるものとすると、受 けられる。

しかし、それらの遷移は妥轟な遷移に対する正しい時刻にはとんど生じ、かつ、 回路は１サイクルにただ１つの遷移を受けるから、妥轟な遷移パルスの直前にノ イズその他の過渡パルスが生じた時に生ずる位相誤差は非常に小さく、その結果 としてループにおける回路のしよう乱は大幅に減少させられる。

この好適な実施例においては、制御信号可能化および不能化回路のためのタイミ ングはｖＣＯかラトシ出される。ｖＣＯの周波数はループがロックさねている時 だけ既知である。ループがロックされていないと、回路線正しく動作しないこと がある・集線に１ルーグは希望の周波数以外の周波数でロックしようとす石こと がある。このような理・由から、ループがロックされていない時は制御信号可能 化および制御信号不能化回路の動作を不能状態にすることが必要であゐ。これは 、装置における習ツク外れ状態を検出する排他的ノアゲート１２０および比較器 １２１として第２ＣＩｉ！に示されている補助位相検出器を含むオーバライド回 路によって行われる。排他的オアゲート１２０はフリップフロップ８８から導１ １１２２を介してｖＣＯからの入力を受けるとともに、ノットゲート４Ｔから１ ２３を介して生の入力信号を受ける。ロック外れ状態においては、排他的ノアゲ ート１２０の出力端子からの信号により比較器１２１のビン７における出力は高 レベルされる。この信号＃′１１２４　、１２５　。

１２８　、１２７　、１２１８を介してアンドゲート１２９へ与えられてそのア ンドゲートを開き、フリップ７０ツブ１１０　、１１３をリセットする。そのた めにブランキング回路が不能状態にされ、アンドゲート７０の入力ビン５に連続 した「１」信号を与えゐ０１３０とノットゲート１３１および導＠ｉ３２を介し である信号もアンドゲート１３３へ与えられてそのアンドゲートを閉じることに よシ、この期間中のデータ伝送を不能にする。ブロッキング回路が不能状態にさ れると、ループ社短い期間の後で正しい周波数において再び正常にロックされる ◇ 図示の実施例に示されている送信機はフェーズ−ツクされた周波数のＦ８に変調 によ・ｈ送信する。これはｖＣＯ制御電圧を変えることによシ行われる。これは ビン１１におけるＶＣＯ８１への入力を分局器の異なる点すなわちアナログゲー トへ切シ換えることによシ行うことができゐ。第２Ｂ図かられかるように１マ一 ク信号とスペース信号をそれぞれ送信すゐ搬送波プｌ）スが１２２．４ＫＨｍで 、搬送ｆｉｌ−ｒイナスが１１７．６ＫＨｉである１２０ＫＨｍの中心周波数す なわち搬送周波数の信号を用いると、出力は第１表に示すように要約できる０デ ータ　アナログ、　アナログ　アナログ　周波数人　力　ＩＵｍ化ゲ−）９１　 ）ｌ−）９０　ゲ−）８１１　ｖｃ。

０　０　オフ　オフ　オン　１２０幻ｈ０　１　オフ　オフ　オン　１１７．６ 　ＫＨｚｌ　Ｏオフ　オン　オフ　１２０幻ｈ １　１　オン　オフ　オフ　１２２．４ＫＨｉ代表的なＦ８に送信機回路を第２ Ａ図に示す。このＦ８に送信機回路は従来の任意の装置である。論理信号入力部 は７ンドグート１３３と、並列接続された排他的ノアゲー）　１３４，１３５． １３６を含む。それらは出力を増幅する。その出力は破線のボックス１３７の中 に囲まれている増幅回路へ結合される。その増幅回路は通常のやυ方で電源線へ 接続される。この装置は、破線のボックス１４０で回置れて示されている警報回 路から信号を送シ出すために使用でき、またけその他の希望する任意の機能を有 することができる。

以上の説明から、本発明の過渡、ブランキング回路によシ、逐次位相検出器、と くに図に示し、この明細書で説明したような送信装置における逐次位相周波数検 出器の有用性を大Ｉ［に高める簡単で正確な装置が得られる。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 独専的権利を請求する本発明の診爽施例紘下記のようＥｌ！Ｉ！ｌを定められゐ 。 １、　７エーズ讐ツク・ルーズのｖＣＯの出力と轡微制御信号サイクル周期を有 する周期的な制御信号の間の位相差を比較する九めに逐次位相検出器を有する前 記７エーズ筒ツク・ループにおける、制御信号中の歪によ）ひき起される同期誤 差を最小に−ｉ石方法において、 制御信号サイクル周期の僅かな部分を占めゐ比較的短い可能化時間窓０関に前記 逐次位相検出器への制御信号入力を可能にすゐ過程と、 任意に与えられた可能化時間窓の間に前記制御信号入力からの任意の制御信号の 最初の１つの制御信号に対する前記位相検出器・０応筈を制限する一過程と、前 記制御信号周期の残シの期間中は前記制御信号入力を不能にする過程と、 を備え、前記開始は制御信号が予測される直前であることを特徴とする７エーズ ロツク・ループＫをける同期Ｐ１！を最小ｋｔ漬方法。 ２−１１求の範囲第１項記載の方法であって、前記位相比較はＶＣＯかも得た信 号と前記・周期的制御信号との正の零交差を基にするととを特徴とすゐ方法。 λ　請求の範囲第１項ｔたは第２項記載の方法であって、前記位相検出器への前 記制御信号の入力の、＃／ＩＩ記可能化と前記不能化を、ｖＣＯの周波数に関連 するタイミング信号と制御信号によシ制御する過程を更に儂える仁とを特徴とす る方法。 ４、請求の範ｌ！ｌ菖３項記載の方法であって、前記タイミング信号を７エーズ シツク命ループのｖＣＯの出力をカウントダウンするととＫよシ得るヒとを特徴 とする方法。 ５、　請求の範囲第３）Ｊ記載の方法であって、前記タイミング信号を前記制御 信号の周波数に等しいようにＶＣＯの周波数を分周することにょシ得ることを特 徴とする方法。 ６、　請求の範囲＠５項記載の方法であって、制御信号６０Ｈｚであることを特 徴とする方法。 ７、　請求の範囲第１項記載の方法であって、前記可能化過程と前記不能化過程 を取り消し、前記フェーズロック・ループがほぼロック外れであることを検出さ れた時に前記位相検出器への制御信号の入力を再び可能にする過程を更に備える ことを特徴とする方法。 ８、請求の範囲第７項記載の方法であって、前記フェーズ四ツクーループが再び 四ツクした時に前記可能化過程と前記不能化過程の正常、ヰ制御を再び行う過程 を更に備えることを特徴とすゐ方法。 の位相差を比較するために逐次位相検出器を有する前記フェーズ四ツク・ループ における同期誤差を最小Ｋｔゐ装置において、 前記ＶＣＯの位相状態を示す入力を前記逐次位相検出器へ与えるためのｖＣＯ信 号入力装置と、前記７エーズｐツク・ループなしＫから得た既知周波数の制御信 号の位相状態を示す周期的な制御信号を発生する制御信号発生器と、 制御信号サイクル周期の僅かな部分を占める比較的短い時間窓の間に前記逐次位 相検出器への入力とじて制御信号を可能にすゐ可能化装置と、前記制御信号サイ クル周期の残ルの時間の間、前記位相検出器への前記制御信号入力を不能にする ための不能化装置と、 前記可能化装置と前記不能化装置を制御するための制御器と、 を備え、前記可能化時間窓は制御信号が予測される直前に始１ゐことを特徴とす る７エーズロツク・ループにおけゐ同期誤差を最小にすゐ装置。 １０、請求ｏａｔｓ第９項記載Ｏｍ置であって、前記制御器は位相検出器入力輪 ：ｍｍ＋路装置を更に備え、この論ｍａ路装置は、与えられ九任意の可能化時間 間隔の関に受けた任意の制御信号のうちの最初の信号だけを、首記位相検出器に よｐ使用で１１ゐ信号として逐次位相検出Ｓオで通すことがで暑ゐようｋするこ とを特徴とする装置。 １１、請求０ｓＷＮＡ第９項記載の装置であって、前記制御器は、補助位相検出 器を含むオーバライド回路装置を更に備え、このオーバライド回路装置は前記制 御信号によってロックかはは外されていることが前記補助位相検出器によシ検出 された時に、前記時間窓よシ以前に前記可能化装置と前記不能化装置の動作を打 ち消して前記制御信号が前記位相検出器への入力として再び可能とすることを特 徴とする装置。 ＩＬ請求の範囲第９項記載の装置であって、前記時間窓は装置のダイナミツク位 相誤差に勢しいか、それよ〕大きいことを特徴とすゐ装置。 １３、請求の範囲第９項記載の装置であって、前記可能化装置と前記不能化装置 を制御する前記制御器は、前記入力制御信号０周波数と７二−ズ冒ツク・ループ のｖＣＯの周波数とＫ１１ｌ達するタイ電ング信号を得るためのタイミング装量 と、 前記可能化制御機能と前記不能化制御機能を奥行すゐために前記タイミング装量 の出力信号を利用すゐための論理回路装置と、 を更に備えることを特徴とする装置。 １４、請求の範囲第１３項記載の装置であって、前記タイミング装量はフェーズ 田ツク・ルーズのｖｃｏから駆動されるととを％徽とする装置・ ＩＩＬ　請求の範囲第１２ｉ項宜たは１１ｇ１記載の装置でありて、前記タイミ ング装量は、 ＶＣＯの周波数を与えられた整数によｐ分周し、ｖＣＯのある特定の位相状態を 示す信号をそれから得ゐためのカウント装置を更に備え、 このカウント装置は、前記論理回路装置を通じて：前記可能化装置を作動させる のに用いる九めに１カウント動作における所定の位置を示す可能化出力を更に発 止し、 前記カウント装置は、前記論理回路装置を通じて前記不能化装置を作動させるの に用いるために、カウント動作における所定の状態を示す可能化出力を更に発生 することを特徴とする装置。 １６、請求の範囲第１５項記載の装置であって、前記ｖＣＯ信号は前記制御信号 の周波数までカウントダウンされゐことを４１像とする装置・ １７、請求の範囲第１６項記載の装置であって、前記ｖＣＯ信号と前記制御信号 は正の零交差を示すことを特徴とする装置。 １８、請求の範囲第１６項記載の装置であって、前記周波数は６０Ｂｍであるこ とを特徴とすゐ装置。 １９、請求の範囲第１５項記載の装置であって、前記制御信号Ｆｉ６０Ｈｓのム Ｃ電源入力から得られることを＊＊とする装置。 ２０、請求の範囲第１５項記載の装置であって、前記可能化−ｍ副路装置は、 前記カウンタが前記可能化時間窓の始めに達したことを示す信号を受け九時にタ ーンオンさせられゐように１にっている第１のゲート装置と、制御信号に組合わ された高レベルの第１の信号によシ開かれるように、前記第１のゲート装置の出 力から得た第１の入力と、前記制御信号発生器からの制御信号を含む第２の入力 とを受け、出力端子が位相検出器の入力論理回路装置へ接続される第２のゲート 装置と、 を更に備え、前記制御器は、 前記第２のゲート装置の出力端子と前記位相検出器の制御信号入力端子の関に接 続され、与えられた任意の可能化期間中に前記第２のゲート装置からの第１の信 号のみに応答して論理入力信号を前記位相検出器へ送るようＫされる位相検出器 入力論理回路製雪を更に備えることを特徴とする装置。 ２１、　請求の範囲第２０″Ｊ￥記載の装置であって、前記第１と第２のゲート 装置はアンドゲートであシ、前記位相検出器入力論理回路装置はフリップ７ｐツ ブであることを特徴とすゐ装置。 ２２、　請求の範８第２０項記載の装置であって、前記制御信号入力を可能にす る前記論ｍ回路装置は、前記カウント装置のリセット信号出力に応答して、第１ のゲート装置の出力から得九前記第２のゲート装置への入力を不能にしてリセッ トする辷とｋよｐ１前記位相検出６人力論！回路装置を再び可能化状態にするこ とを特徴とする装置。 ２３、請求の範囲第２２項記載の装置であって、前記位相検出器入力論理回路装 置が再び可能化状１１Ｋｆｉれゐ前に前記第２のゲートは不能状態にされて、そ の期間中はスプリアス入力信号の送信を阻止することを特徴とする装置。 ２４、請求の範囲第２２項記載の装置であって、前記カウント装置のリセット出 力に応答する前記装置社、入力端子が前記カウント装置のリセット信号出力端子 に接続され、前記位相検出器入力論理回路装置をリセットする出力を生ずる第１ の双安定回路素子と、 前記第１と第２のゲート装置の間に接続される第２０双安定回路素子と、 を更に備えることを１？！徴とする装置。 ２５、　請求の範囲第２３項記載の装置であって、前記オーバライド回路装置は 、 フェーズロック・ループを動作させるために希望されゐ最大しきい値なζえる四 ツク外れ状態を示すし１い値出力を有する出力比較器を更に備え、この出力比較 器の前記出力は、前記位相ロックが再び行われて、前記比較器信号が不能状態に される壕で、前記制御信号を前記位相検出器への入力として連続して可能にする ためのオーバライド信号として用いられることを特徴とする装置。 ２６．７エーズｐツク・ループのｖＣＯの出力と周期的な制御信号０間の位相差 を比較すゐために逐次位相検出器を有する前記フェーズロック働ループにおけゐ 同期誤差を最小にすゐ装置において、前記ＶＣＯの位相状態を示す入力を前記逐 次位相検出器へ与えるためのＶＣＯ信号入力装置と、前記フェーズロック番ルー プなしにから得九既知周波数の制御信号の位相状態を示す周期的な制御信号を発 生する制御信号発止器と、 制御信号サイクル周期の僅かな部分を占める比較的短い時間窓０関に前記逐次位 相検出器への入力として制御信号を可能にする可能化装置と、前記制御信号ナイ クル周期のｍりｏ時間の間、前記位相検出器への前記制御信号入力を不能にする ための不能化装置と、 前記可能化装置と前記不能化装置を制御するための制御器と、 を備え、前記可能化時間＃１社制、御信号が予測される直前に＃ｔまル、 前記制御器は、 与えられた任意の可能化時間１間・隔の間に受けた任意の制御信号のうちの最初 の信号だけを、前記位相検出器によｐ使用できる信号と′して逐次位相検出器ｔ ′ｅ通すことができ石ようｋすゐ位相検出器入力論理回路装置と、 補助位相検出器を含むオーバライド回路装置と、前記入力制御信号とフェーズロ ックリープ０ＶＣＯとの周波数に関連するタイ電ング償号を得るためのタイ電ン グ装置と、 とのタイミング装置の出力信号を用いて前記可能化制御機能と、前記不能化制御 機能と、前記オーバライド制御機能とを行う論理回路装置と、を更に備え、 前記オーバライド回路装置は、前記制御信号によってロックがほぼ外されている ことが前記補助位相検出器によシ検出された時に、前記時間窓よ）以前に前記可 能化装置と前記不能化装置の動作を打ち消して前記制御信号が前記位相検出器へ の入力として再び可能とすることを特徴とするフェーズロック・ループにおける 同期誤差を最小にするための装置。 ２７、逐次位相検出器を有する７エーズロツク・ループと、 フェーズロック−ループのｖＣＯの周波数をＦ８に変調してデジタル論理を示す 出力信号を発生する装置と、 前記出力信号を増幅して前記出、力信号を電力線へ送ゐための出力増幅器と、 フェーズロック１ループのｖＣＯの出力と、特性制御イｊ号サイクル周期を有す る周期的制御信号と０間の位相差を比較するために、前記逐次位相検出器を有ス る前記７エーズロツク・ルーズにおけゐ同期誤差を最小にすゐ九めの装置と、 を備え、この同期誤差を最小にするための装置は、前記ＶＣＯの位相状態を示す 入力を前記逐次位相検出器へ与える丸めのｖＣＯ信号入力装置と、前記フェーズ ロック曝ルーズなしにから得た既知周波数の制御信号の位相状態を示す周期的な 制御信号を発生する制御４ＩＩ号発生器と、 制御信号サイクル周期の僅かな部分を占める比較的短い時間窓の間に前記逐次位 相検出器への入力として制御信号を可能にする可能化装置と、前記制御信号サイ クル周期の残シの時間の間、前記位相検出器への前記制御信号入力を不能にする ための不能化装置と、 前記可能化装置と前記不能化装置を制御するための制御器と、 を備え、前記可能化時間窓は制御信号が予測される直前に＃ま）、 前記制御Ｓ社、 与えられた任意の可能化時間間隔の関に受け九任意の制御信号のうちの最初の信 号濤けを、前記位相検出器によシ使用できる信号として逐次位相検出器まで通す ことができるようにする位相検出器入力論Ｓ回路装置と、 補助位相検出器を含むオーバライド回路装置と、前記入力制御信号とフェーズ薗 ツク・ループのＶＣＯとの周波数に関連するタイ電ング信号を得る大めのタイミ ング装置と、 このタイミング装置の出力信号を用いて前記可能化制御様能と、前記不能化制御 機能と、前記オーバライド制御機能とを行う論理回路装置と、を更に備え、 前記オーバライド回路装置は、前記制御信号によってロックかは理外されている ことが前記補助位相検出器によシ検出された時に、前記時間窓よシ以前に前記可 能化装置と前記不能化装置の動作を打ち消して前記制御信号が前記位相検出器へ の入力として再び可能とすゐことを特徴とする電力艙搬送を介してデータを送る ためＯＦ８にデジタル論理送信装置。