JPS5850699A - デ−タ書込装置 - Google Patents
デ−タ書込装置Info
- Publication number
- JPS5850699A JPS5850699A JP56147401A JP14740181A JPS5850699A JP S5850699 A JPS5850699 A JP S5850699A JP 56147401 A JP56147401 A JP 56147401A JP 14740181 A JP14740181 A JP 14740181A JP S5850699 A JPS5850699 A JP S5850699A
- Authority
- JP
- Japan
- Prior art keywords
- writing
- circuit
- data
- write
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 abstract description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 206010011224 Cough Diseases 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＢＥ −ＦＲＯＭ（ＢＬｅｃ ｔ ｒ ｉｃａ
ｌ ｌ ｙ ｇｒａａａｂｌｅ−ＰＲＯＭ） ＵＶＥ
−ＰＲＯＭ（Ｕｌｔｒａ Ｖｉｏｌｅｔ Ｅｒａｓａ−
ｂｌｅ−ＦＲＯＭ） などの書込装置の回路構成に関
する。
ｌ ｌ ｙ ｇｒａａａｂｌｅ−ＰＲＯＭ） ＵＶＥ
−ＰＲＯＭ（Ｕｌｔｒａ Ｖｉｏｌｅｔ Ｅｒａｓａ−
ｂｌｅ−ＦＲＯＭ） などの書込装置の回路構成に関
する。
従来、この種のＰ ＲＯＭ書込装置は、第１図に示すよ
うに、信号へでアドレスを設定後信号φ、でアドレスを
う、チしその後書込データを入力し一番なる書込信号で
データを書込む方式であうた。第１図でアドレス設定期
間Ｔ、は≦数＋βｓｅｃ、必要でデータ書込み期間Ｔ！
は５０〜６０ｍ５ｅｃ、 必要である。そのため、１
ワードごと書込みとするとＩＫワードでは１分近く必要
となり、・８にワードの商品が出ている現在８分近く書
込に使っている。鶴はＲＡＴＥ信号である。
うに、信号へでアドレスを設定後信号φ、でアドレスを
う、チしその後書込データを入力し一番なる書込信号で
データを書込む方式であうた。第１図でアドレス設定期
間Ｔ、は≦数＋βｓｅｃ、必要でデータ書込み期間Ｔ！
は５０〜６０ｍ５ｅｃ、 必要である。そのため、１
ワードごと書込みとするとＩＫワードでは１分近く必要
となり、・８にワードの商品が出ている現在８分近く書
込に使っている。鶴はＲＡＴＥ信号である。
しかし、現実には全てのＦＲＯＭ領域をプログラムする
場合は希であり、少なからずプログラムされずに残るワ
ードが出てくる。
場合は希であり、少なからずプログラムされずに残るワ
ードが出てくる。
例を挙げると、令書込データの単位を１７−ド８ｂｉｔ
とし）ｌ ｇ ｘ、 で表わす。書込まれていない初期
状態をｏｏｍのＰＲ，ＯＭとし２３．、ＯＯＨ，５６Ｈ
。
とし）ｌ ｇ ｘ、 で表わす。書込まれていない初期
状態をｏｏｍのＰＲ，ＯＭとし２３．、ＯＯＨ，５６Ｈ
。
７７Ｈｅ００！ＩｅＯＯＨ１８９Ｈ＋００Ｈ＋ＦＦＨを
書込む場合を考える。上記データの内２３ｇ 、 ５６
ｉｉ 、 ７７ｉｒ 、 ８９ｇそしてＰＰｗは書込シ
ーケンス通ｐ書込めばよいが、００Ｍは実際には書込む
必要はない。しかし、従来の書込装置では、 ＧＯＨの
場合も同様に、書込シーケンスと同じ時間を必要として
いる。実際上記９ワード中５ワード°書込めばよいもの
を現実には、９ワード書込んだ場合と同じジ−タンスで
書込時間を消費している。これは第４図のようなアドレ
ス空間に書込んだ場合著しい時間を無駄にする。
書込む場合を考える。上記データの内２３ｇ 、 ５６
ｉｉ 、 ７７ｉｒ 、 ８９ｇそしてＰＰｗは書込シ
ーケンス通ｐ書込めばよいが、００Ｍは実際には書込む
必要はない。しかし、従来の書込装置では、 ＧＯＨの
場合も同様に、書込シーケンスと同じ時間を必要として
いる。実際上記９ワード中５ワード°書込めばよいもの
を現実には、９ワード書込んだ場合と同じジ−タンスで
書込時間を消費している。これは第４図のようなアドレ
ス空間に書込んだ場合著しい時間を無駄にする。
これまでは、書込まれていない場合をＯＯｉとして扱っ
たが、書込まれていない場合がＦＦＨとなるＰＲＯＭは
書込データがＦＦＨの時に書込む必要のないデータと考
えることができる。
たが、書込まれていない場合がＦＦＨとなるＰＲＯＭは
書込データがＦＦＨの時に書込む必要のないデータと考
えることができる。
本発明は総書込時間を短縮可能とした装置を提供するも
のである“。
のである“。
本発明は、ＰＲＯＭ書込装置において書込データの単位
を全て高レベル又は全て低レベルかを判定する回路と咳
回路によって書込サイクルを制御する回路を設けること
により書込時間の短縮が可能なデータ書込装置を構成す
ることができる。
を全て高レベル又は全て低レベルかを判定する回路と咳
回路によって書込サイクルを制御する回路を設けること
により書込時間の短縮が可能なデータ書込装置を構成す
ることができる。
次に本発明の実施例を図面を参照して説明する。
令書込データの単位を８ｂ目−１ワードとしＨＢＸ、で
表わす、書込まれていないＦＲＯＭの初期状態を００Ｈ
とし書込データ００ｍは書込む必要のないワードとする
。第２図では、ｔ、でアドレスを入力し書込データを１
ｓで入力している。このデータを００ｍとすると書込む
必要がない。この判定は＄２５．のタイミングでデータ
判定回路で行なう。データが００ｍのこの場合φ４の書
込信号は発生されずφ・のコントロール信号が発生する
。これによりこのワードの処理は終了してしまいＲＡＴ
Ｅ信号鵡を発生し次のアドレスに進む。次の書込データ
は００Ｈでないとすると同様にアドレスを２．チしｍ５
ｒｃよって判定されφ必る書込信号を発生しφ。は発生
しない。このワードの書込みが終了すると再びＲＡＴＥ
信号西を発生する。
表わす、書込まれていないＦＲＯＭの初期状態を００Ｈ
とし書込データ００ｍは書込む必要のないワードとする
。第２図では、ｔ、でアドレスを入力し書込データを１
ｓで入力している。このデータを００ｍとすると書込む
必要がない。この判定は＄２５．のタイミングでデータ
判定回路で行なう。データが００ｍのこの場合φ４の書
込信号は発生されずφ・のコントロール信号が発生する
。これによりこのワードの処理は終了してしまいＲＡＴ
Ｅ信号鵡を発生し次のアドレスに進む。次の書込データ
は００Ｈでないとすると同様にアドレスを２．チしｍ５
ｒｃよって判定されφ必る書込信号を発生しφ。は発生
しない。このワードの書込みが終了すると再びＲＡＴＥ
信号西を発生する。
このように、書込データが００ｇの場合、ｙ３．の発生
からφ・の終９に至る時間はｔ、にくら”べ非常に短く
てすむ。
からφ・の終９に至る時間はｔ、にくら”べ非常に短く
てすむ。
書込データの判定回路と１ては、書込まれていないＦＲ
ＯＭの初期状態が低レベルつま５００ｍに対してはＮＯ
Ｒ回路、逆に高レベルＦＦ１ｉに対してはＡＮＤ回路な
どが考えられる。
ＯＭの初期状態が低レベルつま５００ｍに対してはＮＯ
Ｒ回路、逆に高レベルＦＦ１ｉに対してはＡＮＤ回路な
どが考えられる。
第３図は上記をブロックで示した一例である。
ＲＡＴＥ発生回路３で基準のＲＡＴＥ信号を発生し該信
号によりアドレス発生回路２．アドレスラッチ回路５．
ライト信号発生回路４．データメモリ１そしてデータ判
定回路７のタイミングを与える。
号によりアドレス発生回路２．アドレスラッチ回路５．
ライト信号発生回路４．データメモリ１そしてデータ判
定回路７のタイミングを与える。
アドレス発生回路２でデータメモリｌ及び被書込ＰＲＯ
Ｍ（、ＤＵＴ）６にアドレスを与え続いて書込データを
バス８を通してＤＵ８６に与え名。ＤＵＴ６はアドレス
ラッチ回路５からアドレスを取込む。その後書込データ
判定回路７により書込データが全て低レベル（ＦＲＯＭ
の初期状態が低レベル）かどうか判定し、低レベルであ
るならばライト信号発生回路４とＲＡＴＥ発生回路３に
信号を出しライト信号を出さずすぐＲＡ’Ｉ’Ｅ信号を
発生し次のアドレスに続くようになる。しかし低レベル
以外の書込データならばそのままライト信号発生回路、
４によりライト信号が発生され、その終了後ＲＡＴＥ信
号を発生し引続き次のアドレスに進む。
Ｍ（、ＤＵＴ）６にアドレスを与え続いて書込データを
バス８を通してＤＵ８６に与え名。ＤＵＴ６はアドレス
ラッチ回路５からアドレスを取込む。その後書込データ
判定回路７により書込データが全て低レベル（ＦＲＯＭ
の初期状態が低レベル）かどうか判定し、低レベルであ
るならばライト信号発生回路４とＲＡＴＥ発生回路３に
信号を出しライト信号を出さずすぐＲＡ’Ｉ’Ｅ信号を
発生し次のアドレスに続くようになる。しかし低レベル
以外の書込データならばそのままライト信号発生回路、
４によりライト信号が発生され、その終了後ＲＡＴＥ信
号を発生し引続き次のアドレスに進む。
本発明は以上に説明したように、書込データの単位を全
て高レベル又は全て低レベルかを判定する回路と該回路
によって書込サイクルを制御する回路を持つことにより
ＰＲＯＭの書込時間を短縮する効果が得られる。
て高レベル又は全て低レベルかを判定する回路と該回路
によって書込サイクルを制御する回路を持つことにより
ＰＲＯＭの書込時間を短縮する効果が得られる。
第１図は従来のＰＲＯＭ書込装置に用いられている信号
の概略のタイミングチャートである。第２図は本発明の
タイミングの概略を示したタイミングチャートである。 第３図は１本発明の実施例の概略のプロ、り図であハ第
４図はメモリ空間の使用を示した概略図である。
”１・・・・−・データメモリ、２・・・・・・アドレ
ス発生回路。 ３・・・・・・ＲＡＴＥ発生回路、４・・・・・・ライ
ト信号発生回路、５・・・・・・アドレスラッチ回路、
６・・・・・・Ｄ、Ｕ、Ｔ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ
Ｔｅ５ｔ） 、 ７−−−−・・書込データ判定回路
、８・・・・・・バス。
の概略のタイミングチャートである。第２図は本発明の
タイミングの概略を示したタイミングチャートである。 第３図は１本発明の実施例の概略のプロ、り図であハ第
４図はメモリ空間の使用を示した概略図である。
”１・・・・−・データメモリ、２・・・・・・アドレ
ス発生回路。 ３・・・・・・ＲＡＴＥ発生回路、４・・・・・・ライ
ト信号発生回路、５・・・・・・アドレスラッチ回路、
６・・・・・・Ｄ、Ｕ、Ｔ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ
Ｔｅ５ｔ） 、 ７−−−−・・書込データ判定回路
、８・・・・・・バス。
Claims (1)
- 書込データの単位が全て高レベル又は全て低レベルかを
判定する回路と該回路によって書込サイクルを制御する
回路を有することを特徴とするデータ書込装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147401A JPS5850699A (ja) | 1981-09-18 | 1981-09-18 | デ−タ書込装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147401A JPS5850699A (ja) | 1981-09-18 | 1981-09-18 | デ−タ書込装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5850699A true JPS5850699A (ja) | 1983-03-25 |
| JPS6137712B2 JPS6137712B2 (ja) | 1986-08-25 |
Family
ID=15429448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147401A Granted JPS5850699A (ja) | 1981-09-18 | 1981-09-18 | デ−タ書込装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850699A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50104538A (ja) * | 1974-01-18 | 1975-08-18 |
-
1981
- 1981-09-18 JP JP56147401A patent/JPS5850699A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50104538A (ja) * | 1974-01-18 | 1975-08-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6137712B2 (ja) | 1986-08-25 |
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