JPS5851346A - デイジタルデ−タをシリアライズ及びデシリアライズする回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、データ処理システムのデバイス間でデータ転
送をする際にディノタルデータをシリアライズ及びデシ
リアライズする大めの回路ＫＩＪＩものである。

ディジタルデータ処理システムにおいては、デａセツナ
のようなデバイスは「ワード」で動作を遂行する。「ワ
ード」紘所定の固定され大数の「ビット」からなってい
る、動作が完了すると。

通常はワードはメモリユニット或はストレーノエニット
のような別のデバイスに転送される。我々は、デａセツ
デ及びワードで動作を遂行する他０デバイスを、それら
が通常紘ワードの「ビット」を並列に転送することから
、パラレルデバイスと呼んでいる。ディスクストレーツ
ユニットのようなデータ感埋システム内の別のデバイス
は、データを１ピツトずつ順次転送して処理する能力し
か有していない、我々は、このデバイスをシリアルデバ
イスと呼ぶ、／４ラレルデバイスとシリアルデバイスと
を相互に：ｊｆユニケートさせる場合、ワードをシリア
ルデータビットに変換し、且つ、或は、シリアルデータ
ビットをワードに変換しなければならない、シリアライ
ザ／デシリアライプ回路はこれらの変換動作を遂行すゐ
ものである。

従来のシリアライザ／デシリアライザ回路はシフトレジ
スタ及びバッファからなっている。シフトレジスタは連
続して接続されている複数の段からなっており、各段は
所定のクロック間隔で一段からのデータビットを受ける
ようＫなっている。

しかし、初段はシリアルデバイスからのデータビットを
受け、壕大最終段はデータビットをシリアルデバイスに
転送する。パラ２アも複数の段からなっている。バッフ
ァＯ各段はシフトレジスタの対応段ＫＩｌ絖しである。

このようＫＩ［Ｉ続すると、シフトレジスタ及びバッフ
ァのそれぞれ接続した段の間にデータビットを転送する
ことが可能となる。バッファはワードを送受で龜るよう
に・々ラレルデバイスにも接続する。

クリアル・／４ラレル動作モードでは、シフトレジスタ
の初段がシリアルデバイスから転送場れるシリアルデー
タを受け、転送すべきワードのピット長く等しい所定の
データビットが股肉にシフトされると、シフトレジスタ
内に存在する全データビットが一斉に／４ツツアに転送
される。シリアルデータの流れＯ連続性を維持する大め
に、このイラレル転ｍはシフトレジスタの各段共Ｊｌ−
Ｏｒビット」タイム内に迅速に行なわれなければならな
い、このビットタイムとは、クロッ中ンダ間隔、ａらシ
フトレジスタの初段へのデータビットのシフト間の時間
として定義されるものである。このように迅速な転送に
は、より遍いビットレートて転送を行なう場合よ〉も大
量の電力が必要であゐ。

ワード長が長くなると、シフトレジスタの各ＲＫ「＾遣
」スイッチング？−トを必要とする大めに、更に多くの
電力が必要である。ワードの全てのビットがバッファに
転送されてしまうと、そのワードはＩ４ラレルデバイス
に転送されゐ、その間に４シフトレジスタはデータビッ
トをシリアルに受は続けている。もし、シリアルデータ
を・ｆラレルデバイスに転送できるようＫｅる（例えば
「ワード」タイム）前にシフトレジスタが一杯になると
、オーバーラン状態となり、シリアルデータ転送の連続
性が中断されることＫｉｋる。ディスクドライブのよう
なシリアルデータストレージデバイス紘、ブロック転送
の完了前にオーバーランが発生すると、そのセクターの
続取り中に回転しているディスタを停止させることはで
きないから、データを正確に一釈するれめＫは再度読＊
）を企図する必要がある。

／４ラレル・シリアル動作モードでは、／４ラレル’７
−Ｐａ先ｆバッファに転送され次でＡラレルにシフトレ
ジスタＫｋｊ！される。次にシフトレジスタはこれらの
データビットをシリアルデバイスに／’Ｊフルにシフト
、即も伝送する。この間パック７　ｄ　別ノ／４ラレル
ヮードを受けている。シフトレジスタがワードの全ての
ビットをシリアルデバイスにシリアルにシフトしてしま
うと、再びシフトレジスタ紘バッフ７に受入れたデータ
ビットの組を一斉に、・４シレルに受ける。この場合で
もシリアルデータＯＲれの連続性を維持するために％こ
Ｏ転送もシリアルデバイスへ次のシリアルピットを転送
する時点以前に迅速に行なわれなければならない、この
デミセスは、転送が完了する壕でシフトレジスタ及びバ
ッファによって繰返される。

以上の説明から、従来のシフトレノスタ／バッファ回路
ではシリアルデータの流れの連続性を維持するために１
シリアル・・ヤラレル及び・４ツレル・シリアルの両動
作モード共相当な電力を消費すゐことが明白で６る。回
路が動作中に消費される電力は熱エネルギに変換され、
このエネルギは回路素子を通して消散される。これらの
回路素子を破壊させない良めｋは僅かな量Ｏ熱エネルギ
が許容されるたけでおる。電力消費、従って熱エネルギ
は、シフトレジスタとバッファとの間の転送適度を減少
させれば、低下させることができる。このようＫして減
少させればレジスタ及びバッファ内のスイツテンダｃｉ
シックをよシ低い電力で作動させゐことができる。しか
し、この解決策は転送遣変、即ちデータ出力量を妨げる
という明白な火陥を有している。ＬＳ１回路のように若
干の場合には、回路の動作環境によって′電力消費をあ
るレベル以下ＫＩ＆なければならない、＊つてシリアラ
イザ／デシリアライブ回路Ｋｌｌせられる与えられた電
力限界によってデータ出力量は制限されゐことＫする。

従来のシリアライザ／デシリアライブ回路には更に別の
問題がある。即ら、シリアル・・４ラレル動作モードに
訃いて・４ラレルワードを形成する九めのシリアルピッ
トの流れに不適切なフレー２ンダが発生する恐れがあ炒
、その場合に社その後にシフトレジスタからバッファに
転送される全ての／４クレル９−ドを誤ってしまう。こ
の問題はシフトレジスタに初めてシリアルデータを人力
する際に最も生じやすい。

ワードを２レーｆンダする、即らシリアルピッ）０眞れ
を区分けする従来の方法に杜、シリアルなデータの流れ
内に多くの―埴「０」からなるナーテフイールドを先行
させた「同期」ピット（論盾「１」）を配置することが
含まれている。検出器はテーテフイールドの通過を監視
し、「同期」ピットを検出すると周期的なワードレート
クロックを始動さ−を石１次で「同期」ピットに統〈シ
リアルデータピットを「同期」ピットの検出で始動し大
ワードレートクロックに従がう固宇された時間間隔で適
切な長さに分割し、転送する。ワードレートクロックは
シフトレジスタ内の所室数のシリアルピットの転送とバ
ッファ内の単一の／母ツレルワードの転送とを同期させ
るものである。最近では、ワードレートクロックをｊり
確実に始動させるために、「同期Ｊビットではなく「同
期Ｊバイトが用いられるようになった。しかし、これら
Ｏシステムではナーテフイールド内Ｋ「同期」Δターン
に似ている誤り大データが混入したり、或は「同期」・
々ターン自体Ｏ中に誤りが発生したりする。こＯ−路は
、ナーテフイールドが「同期」ＡＩ−ノ０１１にツー）
　（ｓｏｕｇｈｔ　）を含んでいると早目に＃論してし
まうか、或は夷−の「同期Ｊ　ｐ４ターンが変形されて
同じような一々ターンがデータフィールド内で検出され
ると遅目に始動するようＫなる。＊定され光誤〉状態に
おいては、早目及び遍醐の始動の９１１株を低下さぜる
ために１同期／４ターンに冗長度を用いることが可能で
ある。しかしこＯｓ決法社システムのデータ速度を低下
せしめる。

オールダ五曹世の米国特許５，６６８，４５２号に開示
されているようなＪｌ！に別のシステムでは、一連の「
１」に続く始動用・臂ターンＹ’Ｘ・・・・・・Ｙ３Ｘ
Ｙ”ＸＹ’Ｘ　　を用いている。ここでＹ、＝０であ抄
、Ｘ廓１であるのでとＯＡターンはＱＱＯＱｌｏＱＯＩ
Ｑ［１１（１１となる。オールダムの特許によって構成
されるこの１４ビツトの始動用／＃ターンは７の最小／
１電ンダ距■を有しているので、５ピツトまでのｗ４り
は許容される。

以上の点くかんがみて、本発明の目的は、ディジタルデ
ータ処理システムの・臂うレルデバイスとシリアルデバ
イスとの閾のデータ転送を改良するための１路を提供す
ることでおる。

本発明の別の目的は、電力消費が比較的少なく、データ
転送速度が嵩いシリアライザ及びデシリアライザ回路を
提供するととておる。

本発明の別の目的は、簡易に且つ経済的に、実質的に同
一の複数の回路素子で構成され、従って一路設計及びレ
イアウト価格を節約することが可能なシリアライブ／デ
シリアライザ１路を提供することである。

本発明の更に別の＠的は、「同期」・彎ターンＯ早壜つ
喪展び遅れ目の検出の可能性を減少させゐためＯ独ａｔ
シリアルピット／譬ターン及びそのえめＯ検出回路を提
供し、それＫよってシリアルデータピットの逼切な長さ
のワードセグメントへの区分けをよ）信頼できるものと
することである。

データ処理システ＾の／譬うレルデータＩＩＩＬ扱デバ
イスとシリアルデータ取扱デバイスとの間でデータを転
送するのに有用な本発明によるシリアクイヂ／デシリア
ンイｆ回路は、それぞれ各シフトレジスタの人力段及び
出力段に結合されている共通の、シリアル人力及びシリ
アル出力ポートを含む少なくとも２つのシフトレジスタ
、及び各ジットレジスタの段に結合されている共通の・
譬うレル人／出力（Ｉｌｏ）ポートを備えている０本回
路はコントクーラを４ｉｌＩＩえており、このコントａ
−ラは、シリアル・Ｉ４ラレルモードで杜、一方のシフ
トレジスタを連続的にイネーブルしてシリアル人力デー
タを受けるようにその間他方のシフトレジスタ紘−臂う
レルワードを伝送してお夛、★えＩ４ラレル・シリアル
モードでは、一方のシフトレジスタを連続的にイネーブ
ルして・４ッレルｑ−ドを受けるようにしその間他方の
シフトレジスタはシリアルデータを伝送している。この
回路は、イネーブルされ北方のシフトレジスタからΔツ
レルデバイスへのパラレルビット転送を単一の「ビット
」タイムではなく少なくとも１つの全「ワード」タイム
で遂行で龜るようにする。

共通のシリアル人力及び出力／−トを設けることによっ
て若干のシリアライブ／デシリアライブｍｓｉをカスケ
ードすることが可能とな）、それらをそれら自体の閣で
シリアル・シリアルモードで作動させることができ、そ
の間に・譬ツレルヮードのコピーは各回路から転送され
る。カスケード接続はＪ％′＆ゐ／４ラレルデバイスＫ
　ｆｉｉｌｌ−−４クレルワードで異なる動作を遂行さ
せる場合に有用である。

本発明の別の山は、シリアル・／４９レル動作毫−Ｐに
おいて使用されるようになっていて、高いＷＡ）レート
漂境にあってもＩ臂ツレルワード転送を自動的に開始さ
せクレー電ンダする良めにシリアルピットｔｏｍｔＬｏ
ｗｐＫ独特なｎビットのビットシーケンスが存在するこ
とを確実に検出する自己始動ワードツレ−電ンダ「同期
」・々ターン検出ａｒｔｇｉｉ路からなっていゐ、ピッ
トのｎピットシーケンス、即し「同期」・臂ターンｌＩ
Ｄ１ｉｌｌＫはナーチフイールド（全て［０」とするこ
とかで自る）が先行し、「同期」・譬ターンは自己相関
特性を有している。ｒＭ１１Ｊｄターンハ、シフトレジ
スタへシリアルデーｌピットを伝送すゐ−にその中の不
一致ビット数を監視するスレシホールド検出員回路の誤
）許容＠縦を最大ならしめるように１与えられた／４タ
ーン長に対する最大ハＣンダ距離を与えるものである。

零発−の別の面は、シフトレジスタ回路をイネ−ツルさ
せて異なるワード長Ｏワ−Ｖをシリアライを及びデシリ
アライｔする大めのコントローラ内Ｏ回路からなってい
る。

本発明辻特許請求の範囲に記載されている０本発明の上
述の、及び他の目的並びに長所は以下の添附８１１面Ｋ
１％Ａてｅ＠明から明白になゐであろう。

Ｒ１１図は本発明を実施し九回路１ｏを示すものである
。この回路は２つの１６ピツトシフトレジスタ１１及び
】２を含んでおり、これらはシリアルデータを／４ラレ
ルワーげに、或ハΔラレルヮードをシリアルデータに変
換する。以下０＠―から本発明の目的を連成するのＩ＜
、５つ或はそれ以上のシフトレジスタを用い得ることが
明白になるであろう、制御回路１３は、−１ｔ）Ｒ１１
４ナイクルには上側のレジスタ１１が／譬うレルデバイ
ス（図示せず）との間でΔラレルワード転送動作を遂行
し、そＯ関に下側のレジスタ１２がシリアルデバイス（
ＩＩ示せず）との閣でシリアルデータ転送動作を遂行す
るように：ｔた次の変換サイクルには下側のレジスタ１
２がｄ９レルデバイスとの間で／４ツレルワード転ｉｌ
！１１Ｉｈ作を遂行し、その間に土偶のしゾスタ１１が
シリアルデバイスとの間でシリアルデータ転送動作を遂
行するように１　レジスタ１１及び１２を上下に切替え
る。このデａ−にスは、−路１０の動作中交互に織返さ
れる。

シリアルデバイスからのシリアルデータビットの転送は
１通常社／４ラレルデバイスからの９−ドの転送より４
娠かに速い速度で行なわれゐ、前述のように、従来の殆
んどのシリアライザ／デシリアライザ回路は、並列に接
続され良シフトレジスタ及びバッファを含んでいる。そ
れらのパラレル・シリアル動作量−ドでも、シリアル・
Δラレル輪作モードでも、データビットはシフトレジス
タ段とバッフ７段と０間で単一のｒピット」タイム以内
に同時に転送されている。この同時転送中に相ｍＯ電力
が消費される。しかし本発明の回路ではシリアルデータ
を送受するには単一の１ピツト」メイム内ｘＡＮｏｒ−
）Ｉｓ及び１７或は２４〜３４だけを迅速に切替え石だ
けでよ＜、”ｔレルワードの転送はある１ワード」タイ
ム全体の間に行なわれる。ζ０附加的な時間の間に、制
御回路１３はＡラレルデバイスとハンドシェーク動作ヲ
遂行してパラレルワード転送のイン或はアウトの完了を
指示することができる。従ってシフトレジスタ１】戚は
】２は１１轟てられ虎「ワード」メイ五内に別の／臂う
レルヮードを転送する準備を整えることができるように
なる。

シリアルイン／ノ４ラレルアウトモードにおいてＩ譬ツ
レルワードを転送するえめに、制御回路１３はレジスタ
１】戒は１２の一方の中でｐ４ラレルヮードが組立てら
れるとＰＲＤＹＩＩ号を同期して発生し、それＫよって
／ｆラレルデバイスが／４ラレル１１０１１！−ト１４
を介して回路１６から・譬テレルヮードを取出し得るこ
とを指示する。あるワードが一方のシフトレジスタから
取出されている間に、他方ｃ＋シフトレゾスタはシリア
ルデータを中断スることなく受入れることが可能であり
、そのためΔツレルワードレートが比較的遅いに４拘わ
らずシリアルピットレートは比較的遠（なる、ハンドシ
ェークを遂行する九めに、／４ッレルデバイスは制御回
路１３に応答してワード全域用してＯＲ信号を供給する
０回路１３は次の一臂うレルワードの準備が整う壇でＰ
ＲＤＹ信号を消滅させる。こＯ輪作の詳細に饗しては後
述する。

／４ラレルイン／シリアルアウトモードでも、制御回路
１３はパラレルワードの受入れ準備が螢うとＰＲＯＹ信
号を発生し、Ｉ譬りレルＩ１０ポート１４に璃われてい
る・４ツレルワードを外部から印加さ九るＰＬＳ信号に
応答してレジスタ１１或は３３□一方１（ａ−ドする。

あるワードが選択されたシフトレジスタ内にロードされ
ると、制御回路１３はそのシフトレジスタの８誉目、１
ｏ１１＠或１４１４＠目の段からワードのピットをシリ
アルに伝送するようＫそのレジスタを条件づけ、同時に
、ハンドシェイクを完ｒさせる九めに他方のシフトレジ
スタが・４ツレルに別のワードを受けるように条件づけ
る。この場合、制＃回路１３は回路１０が次の・４ツレ
ル転送を受入れる準備が整うまでＰＲＤＹ個号を消滅さ
せる。

同期・ダターン検出器 我々は、若干の望ましい自己相関特性を有するピットシ
ーケンスが、シリアルイン１１／譬２レルアウトモード
において／４テレルワードの転送を始動させるのに最も
適していることを見出しえ、それは、このピットシーケ
ンスが高いＩＩＩりレートでデータを転送する場合に偽
始動、早目の始動或は運台の始動を受けにくいからであ
る。好ましい自己相関［−期Ｊ−量ターンは、第２Ａ図
に示すような［１００１１０１０１１１１Ｊ（最右端ビ
ットが最初に検出器内にシフトされる）で６石。この・
譬ターンは第２Ｃ図の表の最後に載っているものとして
選択されたものである。勿論、プリアンプルが全て「１
」であれば、この好ましい「同期」・臂ターンの補数を
用いることにな石＠　１８２８図から、任意Ｏ数の１−
０」からなるプリアンプルが先行する好ましい「−期」
／４ターンを１ピツトずつシフトレジスタ１２内にシフ
トさせる際、１２ビツトの全Ｓがシフトレジスタ１２内
ヘシフトする盲でに、検出ｌｌ１ｇ１路１８内に記憶さ
せである同期・昔ターンピットと一散するのが１２ビッ
ト中５ビット以上にけならないことが解る。

第２Ｃ図乃至第２Ｅ図は、与えられた長さの全ての・パ
ターン及び指示されているプリアンプルに対して、第２
８図に示しであるようなそれらＯ自己相関特性（即ちシ
フト中に一致するピッ１１を決定することＫよって作ら
れた表である。与えられ九−ターン長に対して、我々は
最高の誤に許容限界を有する検出器回路が得られるよう
に、最も大きい最小距離を有する４Ｉ蜜の・リーンを選
択し大６本１ｉＷｉ４に対しては、［１００１１０１０
１１１１Ｊという１２ピツト長の同期パターンが７の最
小距離を与えゐことが解つえ、このパターン長を有すゐ
検出器回路は、よ抄長い長さを有すゐ同期パターンより
も少ない回路成分で作ることもで自るＯで、我々Ｏｉｌ
済的目的を満たすことができる。

若干のビットが変形され九九めＫｆ１４りが多くなった
「同期」・譬ターンを検出する良めＫ、回路１８内に１
２０電ＲＩｌからなるスレシホールド検出器回路を設け
である。これらの各電Ｒ揮は、シフトレジスタ１２の初
めの１２ｆｆｌ’内の１２０位値のそれぞれのビットと
、検出−回路１８０１１０位置の対応ビットとを比較し
て［真Ｊであると減勢されゐようになっている。これら
の電ａｍの和社不−歇のビット数に相当する大きさの大
きい電流を発生する。「同期」・パターンの１ｚピツト
が遍切であれば、スレシホールドレベル検出Ｓ回路１８
はレベル［０］の電流を発生する。全てのビットが不一
致であれば、検出ａ回路１８は１２単位の電ｆｉｌｊと
なる。鴫述のように、會てがｒ（ＩＪＯプリアンプルを
伴なう「同ＭＪ−４ターンの自己権ｌＩ＠特性は、レジ
スタ１２内にシフトされる＠〈５ピツト以上の一致を生
じない（即ち７ピツト或社それ以上のビットが不一致と
なる八従って。

検出Ｓ回路１８は、シフトレジスタ１２内に過切喰１２
ビットが全てシフトしてし重う責では少なくとも７単位
の電流を発生する。従ってシフト中に検出１１Ｌｉｉ路
１８が５ピツト以七の一＃ｋ（７ピツト以下Ｃ不−紋）
を艶出せば、「同期］Δパターン検出したかも知れない
ととｋなゐ、との状廖を確める光めに１スレシホ一ルド
検出器回路は３．５単位以下の電流レベルに応答するよ
うに設電され息゛ ている１回路１８がトリガされることＫよって応答する
と＾ＣＤ信号が発せられて同期／パターンを検出したこ
とを指示する。従って、シフトレジスタ内に１２ビツト
の全部がシフ）した時に同期・臂ターンの５ビツトまで
が誤ってい九としても、スレンホール２回路は少な（と
も９ビツトが一致していゐととを見出し、３ピツト或は
それ以下のビットの不一致を表わす３単位或はそれ以下
の電流レベルが検出器回路］８をトリガするととｋなゐ
。

シリアルイン／／譬うレル７ウトモード第１図、及び第
３＾図及び第ｓＢ図のタイＣンダ図を参照する。ＰＯＭ
信号が現われると回路１０はシリアル・パラレルモード
で動作する。この４−ドでは、レジスタ社クリヤされ、
ＳＣＩシリアル人カクａツ命ン／４ルスが印加される度
にデー！ビットがシフトレジスタ１１及び１２内にシフ
トされる０次で、同期バイト検出１８回路１８から０Ａ
ＣＤ信勺によってパラレルワード転送が陶紬される。こ
０ＡＣＤ信号は、前述のようＫｇ１１１１８がシフトレ
ジスタ１２内に同期／パターンが存在していることを検
出すると現われるのである。

コン／譬レータによって回路１８？構成させることがで
きよう０次で後続のｍビットワードフレーム間にワーＦ
転送が同期的に反覆される。

我々の好ましい実施例においては、レジスタ１１及び１
２におけるノ４ラレルワード転送は、レジスタ１１と１
２とを８ビツト、１０ピツト或は１６ピツト間隔で切替
えさせるように回路１３を選択的制御状態にセットする
ＷＳＬＯ及びＷＳＬ１制御信号のステータスに依存して
８ビツト、１０ピツト或祉１６ビツトのワードフレーム
で発生させることができる。しかし、本発明は、本発明
の教示によって、どのようなビット長のノやラレルワー
ドも転送するように変形することが可能である。

何れの場合でも、ノ母うレルワードはノヤラレルＩ１０
／−）１４の適当数の導体によって送受されるのである
。

検出器回路１８によって同期パターンが検出されたもの
とすれば、制御回路１３は一方のシフトレジスタ（例え
ば１２）がシリアルデータビットを受けることを一時的
に禁止し、ＷＲＣワードレートクロッキング信号を発生
させ、そして制御回路１３自体をイネーブルしてＰＲＤ
Ｙ信号を伝送しＯＲ信号を受けるようにする。ノ母うレ
ルヮーＶはＰＲＤＹ信号が現われるまで伝送されない、
　ＰＲＯＹ信号は「同期」パターンが検出され通過して
から正確に１ワード「タイムｊ後に現われる。／ｆラレ
ルデバイスには、ＰＲＤＹ信号は、レジスタ１２内のデ
ータビットがワードとして／９ラレルｌ１０ｄｌ−ト１
４ｆ通して伝送される準備が整ったことを指示する。シ
フトレジスタ１２から呈示されるデータビラトラ取出す
ために、ノ中うレルデバイスはシフトレジスタ１２０段
の出力に接続されているトライステートドライバをイネ
ーブルさせるＰＯＴＳＥ信号を発生する。ワードを受取
ってしまうと、ノ譬うレルデバイスは制御回路１３にＯ
Ｒ信号を送〕、それによってノ譬うレルワードを受取っ
たことを指示する。これは８．１０或は１６の５Ｃ１４
フイクル内に生じ得る。ノ量うレルデバイスはＯＲ信号
の発生によってワードの受領を承部し、ＤＲＤＹ信号を
消滅させる。この消滅によって回路ｌＯは他方のレジス
タ１１に対して同じような動作を開始させる。もしＯＲ
信号が、ＷＳＬＯ及びＷＳＬ１制御ピットによって決定
される時間内に発生しなければ。

回路１３はＯ／Ｕ　Ｒ信号を発生してオーバーラン／ア
ンダーラン状ａｔ通知する。

ＷＬＳＱ及びＷＬＳ　１制御ビツトによって決定される
複数のＳＣＩクロックサイクルが経過すると。

ＯＲ信号を受けていなくてもＰＲＤＹ信号が消滅してシ
フトレジスタ１２は接続１６を介して再びシリアルデー
タビットを受けるように切替えられ。

シフトレジスタ１１はシフトレジスタ１１に関して説明
した上述と同じ／ｌラレル転送動作を行なう。

鮪１図、及びＩＩ！４＾図及び第４Ｂ図のタイミング図
を参照する。ノヤラレル・シリアルモードでは。

データ処理システム内の外部ノ４ラレルデバイスがＰＯ
Ｍ信号信号溝滅させてノ４ラレル・シリアル動作を指示
する。このモードでは、回路１０は／ぐラレルｌ１０ｄ
ｅ−）１４を介してパラレルワードを受け、０ＲＰ−）
２２及び接続２０を通してシリアルデータを伝送する。

ｊｌ初のＳＣＩクロックツ臂ルスが立下ると回路１０は
ＷＲＣクロッキング信号を始動させ、またＩ１０／−）
１４を通してノやラレルヮードを受入れる準備が整うと
ＰＲＤＹ信号を発生する。

ＰＲＤＹ信号に応答して、ノ臂うレルデバイスはＩ１０
／−）１４の導体上にワードを印加し、ｐＬｓ（１ラレ
ルインプツトストローゾ）信号を発生して１１０／−）
１４の導体から例えばシフトレジスタ１１のようなイネ
−ツルされた非シフト−シフトレジスタの段にワードの
データビットをノ中うレルに転送させる。

ノクラレルデータは、ＰＲＤＹ信号が発生している時に
ＷＬＳＯ及びＷＬＳ　１制御ビツトのステータスによっ
て決まる時間中の任意の時点にＩｌｏ　／　−）１４に
印加することができる。パラレルデバイスがＰＬＳ信号
を発生し、消滅させるとＰＲＤＹ信号が消滅し、それに
よってパラレルデバイスと回路ｌＯとの間のハント９シ
エイク協定が完了する０回路ｌＯが適切なワード長時間
以内にＰＬＳ信号を受取らなければ、回路１０ＶｉＰＲ
ＤＹ信号を消して、アンダーラン状郭を指示する０／υ
Ｒ信号を発生する。再び、８番目％１０番目或は１６番
目のＳＣＩクロックサイクルの終りに、ＷＬ３Ｑ及びＷ
ＬＳ　１制御ビツトのステータスに依存して、シフトレ
ジスタ１２がＡＩパラレルータを次に受けるように条件
づけられる。

より一層理解しやすいように、１６ビツトモードで動作
しているものとしよう、この場合、１６８Ｍ信号が＾Ｎ
Ｄｒ−）２４．２６を条件づけるので、最初のワード転
送サイクル中に、例えばＵＳＥＬ選択信号が発生し、　
ＬＪｓＲＣにクロッキング信号がＯＲグー）２２’ｔ−
通して上側のシフトレジスタ１１から情報の１６ビツト
をシフトさせる。この間に回路】Ｏはシフトレジスタ１
２を用いて／母うレルワード転送動作を遂行している。

レジスタ１１から１６ピツト全部がシリアルにシフトし
てしまうと、制御回路１３はＵＳＥ　Ｌ信号を消滅させ
てＬＳＥＬ信号を発生する１次のワード転送ブイクルに
は、　　ＬＳＲＣにクロック信号がシフトレジスタｌ２
から、前に組立てられる１６ビツトのワードをｏＲｃ−
）２２’を通して１ピツトずつシリアルにシフトさせる
。このプロセスはシフトレジスタ１１と１２との間で交
互に反棲される。同様に。

１Ｑ８Ｍ及び１３８Ｍ信号はそれぞれ１対の＾Ｎ０ｆ−
）　２８及び３０、或１ａ　１対ノＡＮｏｒ　−）　３
２及び３４をイネーブルさせてシフトレジスタ１１及び
、１２の動作管行なわせるが、１６番目の位置の代りに
１０番目及び８番目の位置からとなる。

幾つかの回路１０をカスケード、即ち縦に接続すること
が可能である。ノ々ラレルデバイスとシリアルデバイス
との間に縦続されたこれらの回路１０は、前述のように
、シリアル・パラレルモードでも或ハノヤラレル・シリ
アルモードでも作動する。カスケーデイングは、例えば
誤差を検出して修正データを元のデータに加えるという
ようなデータに対する他の操作を、データが若干の回路
１０′を通過する際に遂行するのに有用である。８１５
図はシリアル・／４′ラレル・シリアルモードで動作す
る際の回路のタイミング図である。

回路１０は２つのシリアル出力／−）、Ｓ００接続にお
ける即ちシリアルデータ出力／−）及びＴＳＳＤＯ＠続
におけるトライステートシリアルデータ出力＆−トを４
有している。ＳＤＯ接続はカスケーデイングに用いられ
、両回路をイネーブルさせて同一のクロッキング信号で
作動させるようにＳＣ：クロックパルスと整時されてい
る。　ＴＳＳＤＯ接続から伝送されるシリアルデータの
タイミングは、伝送されるデータと注意深く整時されて
いるＴＳＳＣＯクロキング信号と精密に整合させである
。

このような精密なタイミングは、この／−）からのシリ
アルデータを、シリアライザ／デシリアライプ回路ｌＯ
とは異なるクロックツぐルスを必やとする別の回路豐素
（例えばフリップフロップ）Ｋ供給する場合に必至とな
るかも知れない。

選択されたワードピット長（例えば８ピツトワード）が
同期／ぐイトのビット長（例えば１２）よりも少ないよ
うな特別の場合には、同期ｐ４ターン内のピットの順位
はパラレルワード転送の開始時に夫々われてしまう。こ
れは、検出器回路１８が同期・母ターンを検出する時点
には少なくとも４ビツトがシフトレジスタ１２の初めの
８位置の外にシフトしてしまうから発生するのである。

この状ｒｅ避け、同期、ｐ４ターン内の順位を保存して
おくために、シフトレジスタ３６内に５或は６段の附加
段を設け、これらの股肉にシリアルピッ）ｔシフトレジ
スタ１２から出た１１？＆にシフトインさせる。先行回
路１０のＳＣＩ　クロッキングツｆルヌと整時されてい
る次の縦続回路１０は、シフトレジスタ３６から遅れた
ピットを受け、ＳＣＩ　クロックパルスが発生するとそ
のパラレル転送を開始するので、−期バイトピットノぐ
ターン内のピットの順位を保存するようになる。従って
１例えばＰＯＭが発生してシリアル・ノ奢うレル・シリ
アル８ビツトモード動作にある場合には、シリアル入力
／　−トに最初のシリアルデータピットが現われてから
１１０／−）１４に３００／−）の最初のシリアルピッ
トが現われるまでに、２１ビツトの遅れ（２１ＳＣＩパ
ルス）がある、ノクラレル・シリアルモードでは図示の
回路１０における遅れは５ビツトにしか過ぎない。

第６Ａ図及び第６Ｂ図はシフトレジスタ１１及び１２の
詳細回路図を示す４のである０図示のように、レジスタ
１１は段１００乃至１１８からなり、シフトレジスタ１
２は段２００乃至２１８からかっている。制御ライン１
２０はＵＳＲＣに信号を受けてそれを段１００乃至１１
８に供給し、シリアル入力ポート１２４に現われたシリ
アルデータピットをシフトさせる。同様に制御ライン２
２０は段２００乃至２１８を制御する。導体１２６゜１
２８及び１３０は上側シフトレジスタ１１０８番目、１
０番目及び１６番目のピット位置からのシリアルデータ
タップになっている。前述のように、これらのタップは
、他のワード長変換動作を行なわせるために、シフトレ
ジスタ１１及び１２のどの位置に設けてもよい。

ノぐラレルＩ１０ポート１４は、ノぐラレルデータを両
シフトレジスタ１１及び１２の段に転送するために、ｔ
たノ母うレルデータをこれらのレジスタから伝送するた
めに両レジスタの段の出力に結合されている複数の導体
１３２乃至１４８を含んでいる。シフトレジスタ段の出
力祉、レジスタ１１においてはトライステートドライバ
１５０乃至１６ｇに−よって％またレジスタ１２におい
てはトライステートドライバ２５０乃至２６８によって
制御される。制御導体１２２はシフトレジスタ１１から
ノ譬うレルデータを伝送するためにドライステートド９
ライパ１５０乃至１６８をイネーブルし、制御導体２２
２はレジスタ１２からノ９ラレルデータを伝送するため
にトライステートドライ／＃　ｉ　ｓ　ｏ乃至２６８′
ｇｅイネーブルする。シフトレジスタ回路はＰＬＳ信号
に応答してシフトレジスタ１１の段Ｋ１１０／−）１４
上のノ々ラレルデータピットをロードする制御導体１２
５．及びシフトレジスタ１１の内容をクリヤするための
制御導体１２３をも含んでいる。制御導体２２５及び２
２３はシフトレジスタ１２に対して同一の機能を遂行す
る。

「同期」ノルターン検出器回路３００にはレジスタ１２
の初めの１２段が結合されている。この検出器回路３０
０には、例えば、レジスタ１２の代りにレジスタ１１の
段を結合しても差支えない。

またその段数も選択した特定ピットノ量ターンに依存し
て増減させることができる１回路３００は第２＾図に示
すピットノ母ターンを検出するために酌述のスレシホー
ルド検出器及びコンノ譬レータ回路を実現したものであ
る。

第７＾図及び躯７Ｂ図は制御回路１３を示すものであり
、この制御回路１３はその動作モードを決定する多くの
制御信号を受けて第６＾図及び第６Ｂ図に示すシフトレ
ジスタ回路を制御する１図示の回路を理解しやすいよう
に、ここでは顕著が特色を説明することにする。ＳＣｔ
クロッキング信号は全ての回路素子に対してタイミング
動作を与える６回路への制御入力は：発生すると全ての
内部レジスタ及びカラ／りをリセットするＭＲ（マスタ
ーリセット）信号；発生すると回路１３ｔシリアル・パ
ラレル動作モードにセットし、消滅すると回路をパラレ
ル・シリアル動作モードにセットするＰＯＭ信号を含ん
でいる。ＷＬＳＯ及びＷＬ８１制御ビットのステートは
４つのビット長動作モードまでを限定する。我々の特定
実施例では。

両方が発生すると回路１３は１６８Ｍ信号を発生し、１
６ピツトモードで作動する。ＷＬＳＯビットが発生しＷ
Ｌ８１ビットが消滅していると、回路１３は１０８Ｍ信
号を発生して１０ビツトモードで作動する。ＷＬＳＯビ
ットが消滅してＷＬ５１ピットが発生している場合には
回路１３は９８Ｍ信号ｔａ生して８ビツトモードで作動
する。

回路１３は、５ＤＩＯ及び５Ｄ１１信号で表わされてい
る２つのシリアル入力／−）を４含んでいる。５ＤＩＯ
信号の状態は、これらの信号の何れがレジスタ１１及び
１２の両方或は何れか一方にデータを輸送するかを決定
する。これらのポートは連続して＃１続されている回路
１０をイネ−ノルさせて先行回路ｌＯ及び別のシリアル
デバイスの両者からシリアルデータを受入れさせる。

ＰＯＭ信号が発生していて、且つＭＲマスターリセット
信号が発生し消滅した後は、回路ｌＯは１１４ＩｔＭ期
Ｉ臂ターンを検出する壕でサーチモードｉ／Ｃｆｋる。

サーチ％−）”ｆは、Ｌ　Ｓ　Ｅ　Ｌ信号−１を検出Ｓ
回路１１１に結合されているシフトレジスタ１２に全て
のシリアルデータが供給されるようＫする。

同期／＃ターンを検出すると、７リツデフロツデ４１！
ｓがトダルするのでレジスタ１２はシリアル転送動作か
ら・ナツレル転送動作に切替わる０次でＣＥ（カウンタ
イネ−ツル）信号がＪＲ４００乃至４１４からなる法１
６０）＝Ｊンソンヵウンタを始動させる。ジｌンゾンカ
ウンタは図示の制御倫理回路をイネーブルさせてＳＣＩ
／ａ＞中ンダ信号及び他の人力制御信号に応答してデー
タ転送ａｎを遂行させる制御信号のシーケンスを発生す
る。

回１１１０１１１に作中、Ｐ　ＲＤ　Ｙ、　ＶＯＲＣ％
Ｏ／υＲ（１号のような若干のステータス信号が回路１
３から伝送１れ？ｌ１０４Ｎ−４１４に接続されている
／４ラレルデバイスとのデータ転送動作を促進すゐ。

―遮のように１回路１ｏからのａ４ツレルデータの転送
線ワードタイム中の任意時点に行うことができるから、
よシ遅い・臂うレルヮード転送がり能であり、電力消費
が少なく且つシステムの同期が容易である。シリアル・
／ｆラレルモードでは、ＰＲＣＩＹ信号は、／４９レル
デーｌがシフトレジスタ１２から礒出し得るようになる
と＾ＮＤｒ−ト４２０から発生する。その後、或はその
前に、外部ｚ４９レルデバイスがＰＯＴＳＥ信号を発生
してトライステートドライバ２５０乃至２６８をイネー
ブルするので選択され良レジスタの内容がｌ１０−Ｉ！
−ト１４に現われる。／譬ツレルデータが取出されると
、外ｓｄツレルデバイスはＯＲ信号を＾Ｎ０ｒ−ト４２
１０人カに伝送する。このＯＲ信号は他の制御信号と共
ＫＳラレルデータ０受領を承認す４ｔ）Ｋ役立つ、ＯＲ
信号が適時に受信されないと、ラッチ４２２はＯ／υＲ
信号を発生してオーバーモノ状態を指示す石、しかしデ
ータ転送動作は続けられ石。Ｏ／ｕＲステータス信号は
この状ｍを！、−１処置システムに通知するので、シス
テ＾は、会費ならば、データ転送動作を再開するようＫ
する。正しい数０８ＣＩサイクルが経過すると、ツリッ
プフａツデ４】５は再びトダルし、同じプロセスが他方
のシフトレジスタと共に反覆される。

帥述のように、回路を・４２レル・シリアル動作モード
で作動させる場合Ｐ２Ｎ２号は消滅してお抄、この場合
回路１３は選択しぇレジスタ】１或は１２内Ｋ　／ｌラ
レルヮードをａ−ドで自るようＫをると＾Ｎｏｒ−４１
２６からＰＲＤ’を信号を発生する。仁のモードにお込
てＰＲＤＹ慣号が信号すると、・譬うレルデバイスは・
臂うレルヮードを１１０ｄス１４に印加し良後にＰＬｓ
信号を＾Ｎ０ｒ−１４２３に送る。正しい数０８ＣＩサ
イクルが終了するとＰ　ＲＤ　Ｙ１号が消えて７リツｆ
７ａツデ４１５がトダルするので、今パラレルデータを
受けたシフトレジスタがイネーブルされてそのシリアル
転送−作を開始する。正しい数のＳＣＩりａツクサイク
ル０俵Ｋ　Ｐ　Ｌ　Ｓ　、ｌルスを受堆らないと、Ｏ／
ＵＲステータス信号が発生して７ンダーラン状態を指示
する。しかし回路１３は機能を続行する。とのＯ／ＵＲ
ステータス信号はデータ感層システムに４送られゐので
、システムは、必賛ならばデータ転送１ＩＩｆＩＰを再
−する、シリアルデバイスがシリアルデータを取出す準
備が螢っているものとすれば、シリアルデバイスはＳＯ
ＴＳＥｇ号を発生して＾ＮＣＩ’−１４２４をイネーブ
ルさせ、Ｓｏｌクロッ命ンダΔルスが消える寂にシリア
ルデータを伝送させる。正しい数のシリアルデータピッ
トが＾Ｎｏｒ−ト４２４からシフトこれてし虜うと、フ
リップ７ｏツデ４１６は再びトダルし、プロセスは他方
のシフトレジスタを用いて反覆される。

以上は本発明の好ましい実施例ＯＩＩ！明である。

この＃４鴫の教旨から逸脱することなく多くの変化を工
夫することが可能である。％に、−１ラレルデバイスと
選択され九シ７トレゾスタと０間のワード転送Ｋｊ！に
畏い時間を与えることができるように３つ或はそれ以上
のシフトレジスタ回路を使用することが可能である。本
発明の範囲から逸脱すゐことｅ＜＊ｅゐ自己相関コード
を使用することも可能である。

【図面の簡単な説明】

第１図は本発明を業施したシリアライブ／デシリアライ
ブ回路を示すものであり、 第２八図はプリアンプル及び同期／母ターンのデータビ
ットを第１ｗＪに示す１つのシフトレジスタ及び同期／
ｆターン検出器回路と共に示すものであり、 第２Ｂ図は第２＾図に示す同期・譬ターンの自己相関特
性を示し、 第２Ｃ図乃至第２Ｅ図は、・普ターン長及びハミング距
１１に従って同期ノ臂ターンを選択できるようＫする虎
めの罎でＴｏ抄、 ８３＾図及び第３８図はシリアライブ／デシリアライず
回路のシリアル・・＃ラレル動作モードをｌＩ！―する
タイミング図であり、 第４＾図及び第４Ｂ図はシリアライブ／デシリアライず
回路の７々ラレル・シリアル動作モードを説明するタイ
ミング図であり、 ｊＩｓ図は幾つかの回路をカスケードＬ六時のシリアル
イン／・４クレルアウト動作モードを説明するタイミン
グ図であセ、 ｔｌｉ６＾図及び７１１６８図は第１図のシ７トレノス
タの回路図であり、そして １ｓ７＾図及び第７８ｍは第１図の回路の制御部分を示
すものである。 ＩＯ・・・シリアライｆ／ｆ”シリアライブ回ｊ１％１
１．１２・・・１６ピツトシフトレジスタ、１３−・制
御回路、１４−Ａうｖルｌ１０ｙｌ−１，１５，１７゜
２４〜３４・・・＾ＮＤｒ−ト、１６・・・シリアル人
力接続、１８，３００−・・同期／４タ一ン検出＃１回
路。 ２０・・・出力接続、２２・・・０Ｒｒ−）、３６・・
・シフトレジスタ、１００〜１１８・・・シフトレジス
タ１１ＯＲ％　１！０，１２２，１２３，１２５，２２
６゜２２２．２２８，２２５−・・制御ツイン、１２４
・・・シリアル人力４−ト、１２６，１２８，１３０・
・・シリアルデータタップ、】３２〜１４８・・・／臂
うレル出カライン、１５０〜１６８，２５０〜２６８・
・・トライステートドライバ、２００〜２１８・・・シ
フトレジスタ１２６）段、４００〜４１４・・・ゾヨン
ンンカクンタＯ段、４１５・・・７リツデ７ａツデ。 ４２０、　　４２１．　　４２３．　　４２４−・・　
＾　ＮＯづｒｏ　−ト　、４２２−・・ラッチ。 １ノ７ンγＪし寓ｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏ
ｏｏｏｏｏｏ。 ＠ｕ）ｅ５　　＞　　　　　　　　　　　　　　Ｉ／ｋ
ｔｈＨｍ　　　　　　　　　　ノＸ！−＞＋１００１１
０１０１１１１　　　　　　　　　７　　　　　　　　
　１２Ｆ／ｆ、　２Ｃ ブリ７ンフ１ル＝　００１００１００１００１００１０
０１００１００１Ｆｉｇ、　２Ｅ アリアレフつレ−０１ＱＩＯＩＱＩ（ＩＩＱＩＱＩｃＩ
ＩＧＬＯＩＱＩＱＩＦｉｇ、２Ｄ 手続補正書（方式）５７．１０．２８ 特許庁長官　殿 １、事件の表示　昭和３７年特許願　第１Ｏ弘６μ６号
。 ２、発明の名称　　ディジＩｋｆ’−タをシリアライズ
及びデシリアクイズする回路 ３、補正をする者 事件との関係　　出願人 □名　称　　ディジタル　イクイノメント　コーポレー
シ璽ン４、代理人 ５、補正命令の日付　　昭和５７年９３２２日６、補正
の対象　全図面 願書、委任状

Claims (1)

1. 【特許請求の範囲】 ｔ　ディジタルデータ処理システムのパラレルデバイス
   とシリアルデバイスとの間で転送されるディジタルデー
   タ音シリアライズ及びデシリアライズする回路であって
   、 イ、シリアル入力及び出力４−ト、及び／４ラレル入力
   及び出力／−）１含む第１のシフトレジスタ手段、 ロ、シリアル入力及び出力−−ト、及び／ヤラレル入力
   及び出力／−）を含む第２のシフトレジスタ手段、及び ハ、シリアルＳ／中うレル動作モードにおいては、一方
   のシフトレジスタ手段がデータビットをシリアルに受け
   、他方のシフトレジスタ手段が７９ラレルワードを伝送
   するように、また／ぐラレル・シリアル動作モードにお
   いては、一方のシフトレジスタ手段が２臂うレルワード
   會受け、他方のシフトレジスタ手段が／譬うレルワード
   をシリアルデータピットとして伝送するように前記の第
   １及び第２の各シフトレジスタ手段を交互に選択してイ
   ネーブルする制御手段 を具備する回路。 ２、　前記の制御手段が鉋に、 ｊ　　＠１の制御信号（ＰＯＭ）に応答して前記の回Ｍ
   ？シリアル・７寸うレルモード或は／ｆラレル・シリア
   ルモードで作動させるようにイネーブルする手段、 Ｕ　　ｍ記の第１の制御信号（ＰＯＭ）がシリアル・／
   ４ラレル動作を指示している場合に前記のシフトレジス
   タ手段の適訳可能な方がＩぐラレルワードを転送する準
   備が整っている仁とｔ表わす第２の制御信号（ｐｓｏｙ
   ）ｋ発生する手段、及び前記の選択されたシフトレジス
   タ手段によって伝送さ扛たノ母うレルワードが受入れら
   れたことを指示する第３の制−信号（ＯＲ）に応答する
   手段、及び −前記の第１の制御信号（ＰＯＭ）が・９ラレル・シリ
   アル動作を指示している場合に前記のシフトレジスタ手
   段の選択可能な方がＪ譬うレルワードを受入れる準備が
   整っていることを表わす第４の制御信号（ｐＲＤＹ）ｔ
   −発生する手段、及び第５の制御信号（ＰＬＳ）Ｋ応答
   して前記の選択されたシフトレジスタ手段へパラレルワ
   ードの転送を行なう手段をも含んていることを特徴とす
   る特許請求の範囲１に記載のディジタルデータをシリア
   ライズ及びデシリアライズする回路。 五　更に 二、前記の菖１のシフトレジスタ手段に縁続されていて
   、シリアルデータピッ）Ｏｆｆｉ定のＮビットシーケン
   スのＮビット全てが１ｔ１１のシフトレジスタ手段内ヘ
   シフトするまでのシフト中ハ仁のＮビットシーケンスの
   それぞれのビットと嬉１のシフトレジスタ手段内に挿入
   されたそのデータビットとを比敏した時の真の数が比較
   的少なくなるような自己相関特性を有していることを特
   徴とするシリアルデータビットの所定ＯＮＮビットシー
   ケンス応答し、回路がシリアル・ノ９ラレル動作モード
   で動作している場合に／譬うレルヮード転送動作を自動
   的に開始させ同期させる絡６の制御信号（＾ＣＤ）ｔ−
   発生する自動始動及び同期手段１８ をも宮んでいること１−＊黴とする特許請求の範囲１戒
   は２に記載のディジタルデータをシリアライズ及びデシ
   リアライズする回路。 ４、　前記の自動始動及び同期手段が、Ｎビット全てが
   前記の第１のシフトレジスタ手段内にシフトする首での
   シフト中にｔｉＮ／２より４少ないによりも多くない２
   欽が倚られるような自己相関特性【有するシリアルデー
   タピッ）　ｔ）所定のシーケンスを検出するようになっ
   ていることｔ％黴とする特許請求の範１２１１５ｔｌＣ
   記載のディジタルデータをシリアライズ及びデシリアラ
   イズする回路。 ５、Ｎビットよシは少いがにビットよりは多いＬビット
   が２歇し良時に前記の第６の制御信号（＾ＣＯ）がシレ
   シホールド手段によってイネーブルされ、それｋよって
   所定のＮビットシー、ケンスＯＮ−’Ｌピットまでが誤
   りの時には回路が／４テレルワード転送動作を開始する
   ようにイネーブルされることを特徴とする特許請求の範
   Ｎ４に記載のディジタルデータをシリアライを及びデシ
   リアライズする回路。 ６　Ｎが１２に等しく、にが５に等しく、Ｌが９に等し
   く、そして前記の所定のＮビットシーケンスが０かもな
   るプリアンプルを先行させ大シーケンス１００１１０１
   ０１１１１に等Ｌ％Ａことを特徴とする特許請求０４＠
   １５に記載のディジタルデータをシリアライを及びデシ
   リアライオする一路。 ２　可変ピット長制御信号（ＷＬＳＯ，ＷＬＳｌ）に応
   答して選択可能なビット長の・櫂うレルワードの転送を
   行なう可変ピット最制御手Ｒ１４當んでいることを特徴
   とする特許請求の＃ｉｉ［１２に記載のディジタルデー
   タをシリアライオ及びデシリアライオする回路。 ＆　前記の可変ピット長制御手段が、前記の第１及び第
   ２のレジスタ手段を選択的にイネーブルＬ　テ１４ラレ
   ル１ビットワード、１−０ビツトワード、或は１６ビツ
   トワードを伝送及び受信させることを特徴とする特許請
   求の範１１７に記載のディジタルデータをシリアライを
   及びデシリアライオする回路。 ９　ディジタルデータ処理シメテムＯΔツレルデバイス
   とシリアルデバイスとの間で転送されるディジタルデー
   タをシリアライを及びデシリアクイズする回路で６って
   、 イ、それぞれがシリアル人力及び出力ポート、展び／４
   ４ラレル力及び出力ポートを含む複数のシフトレジスタ
   手段、及び ａ、Ｖリフル・／４ラレル動作七−ドにおいては、１つ
   のシフトレジスタ手段がデータビットをシリアルに受け
   、倫のシフトレジスタ手段が／４ツレルワードを伝送す
   るように１壕九／４″）レルーシリアル動作モードにお
   いては、１っのシフトレジスタ手段が／ｆラレルワード
   を受け、他のシフトレジスタ手段が／譬うレル９−ドを
   シリアルデータビットとして伝送するように前記の各シ
   フトレジスタ手段を周期的に選択してイネーブルする制
   御手段 を具備する回路。 １α−記の制御手段が更に、 １、第１の制御信号（ＰＯＭ）に応答して前記の回路を
   シリアル・／平うレル毫−ド或紘ｄツレル・シリアルモ
   ードで作動させるようにイネ−ツルする手段、 ■、前前記第１の制御信号（ＰＯＭ　）がシリアル・／
   ４ツレル動作を指示している場合に前記のシフトレジス
   タ手段の選択可能な方がパラレルワードを転送する準備
   が整って−ることを表わす謔２０制御傭号（ＰＲＤＹ）
   を発生する手段、展び前記の選択されたシフトレジスタ
   手段によって伝送されたパラレルワードが受入れられ九
   ことを摺示すゐ第５の制御１４（ＤＲ）ｔｃ応答する手
   段、及び 暖、前記の第１の制御信−＠（ＰＯＭ）が・臂うレル・
   シリアル動作を指示している場合に前記のシフトレジス
   タ手段の選択可能な方が・譬うレルワードを受入れる準
   備が整っていることを表わす第４の制御信号（ＰＲＤＹ
   ）を発生する手段、及び第５の制御１号（ＰＬＳ）Ｋ応
   答して前記の選択されたシフトレジスタ手段へ・臂うレ
   ルワードの転送を行なう手段をも含んでいることを特徴
   とする特許ｄ求の範１１９に記載Ｏディジタルデータを
   シリアライを及びデシリアライｔする回路。 １１　Ｎビットの全てが比較されるｔでのシフト中には
   それぞれのビット位置の間で比較した時の真の数が比較
   的少なくなるような通管しい自己相関特性を有している
   ことを特徴とするデータビットの所定のＮビットシーケ
   ンス（仁のＮビットシーケンスの若干のビットが誤って
   いゐ場合Ｋａ所定のデータビットのプリアンプル−１１
   Ｅ先行）を検出するための回路であって、 イ、伝送される前記のデータビットのシーケンスをシリ
   アルに受ける喪めの受信手段、口、長さＨＯＡター／に
   対して最高の最小距離を有するピッ）ｄターンである順
   位づけられたシーケンスにおいて前記の所定ＯＮピット
   シーケンスと一致するＮコード信号を発生すしす る良めＯコード手段、 ハ、シリアルに伝送されるデータビットを受ける度に、
   受信し大全てのデータビットと前記ＯＮコード信号とを
   それぞれ比較する大めの比較手段、及び 二、　　１ｌｌｌｅのＮビットシーケンスの若干０ピッ
   −に−拳があっても、前記のＮピットジ−タンスの伝送
   を指示する検出信号を発生する大めのスレシホールド手
   段 を具備する回路。 １１　ｍ記ＯＮビットシーケンスが、Ｎビット全てが前
   記の受信中段内に受入れられるまでのシフト中に、Ｎ／
   ２よりも少ないにより４多（ない−欽があるようＫなっ
   ていることを特徴とする特許請求の１ｉｌ１１１に記載
   ０回路。 １＆前記のスレシホールド手段が、１０も少ないがによ
   りも多いし或はそれ以上のビットが一致すると一配の検
   出信号を発生ずゐようになっていゐことを特徴とする特
   許請求０１ｉ１１？２に記載０回路。 １４、Ｎが１２に等しく、にが５に等しく、Ｌが９に勢
   しく、そして所定のデータビットＯＮビットシーケンス
   が０からなるプリアンプルを先行させ慶１００１１０１
   １ｍ１１１１に等しいことを特徴とする特許−求の範囲
   １ｓＫ記載の回路。