JPS6137708B2 - - Google Patents
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- Publication number
- JPS6137708B2 JPS6137708B2 JP55154811A JP15481180A JPS6137708B2 JP S6137708 B2 JPS6137708 B2 JP S6137708B2 JP 55154811 A JP55154811 A JP 55154811A JP 15481180 A JP15481180 A JP 15481180A JP S6137708 B2 JPS6137708 B2 JP S6137708B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- sense amplifier
- line
- pair
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、読取動作に先立つビツト線対相互間
のシヨート、チヤージアツプを高速化し、しかも
配線を減少したダイナミツクス型の半導体記憶装
置に関する。
のシヨート、チヤージアツプを高速化し、しかも
配線を減少したダイナミツクス型の半導体記憶装
置に関する。
１トランジスタ１キヤパシタ型のダイナミツク
RAPは、第１図に示すようにセンスアンプSAの
群を中央に配してその左，右両側にコラムデコー
ダおよびセルアレイを置き、これらを横切つてビ
ツト線対を延ばし、該ビツト線対BL，の任意
のものをコラムデコーダCD，CD′で選択してコ
ラム線（図示しないがコラムデコーダを通つて読
取り書込みアンプへ至る）へ接続するという構造
をとるのが普通である。RD，RD′はローデコー
ダで、セルアレイCA，CA′を縦断するワード線
（図示せず）を選択する。この種のRAMではセル
情報を読出すに先立ちビツト線対BL，をハイ
レベル（一般にＶcc）にプリチヤージするが、そ
の前に該ビツト線対相互間をシヨートする。これ
を第２図および第４図で説明する。第２図は第１
図のセンスアンプ付近を詳細に示す要部回路図
で、Q11，Q12，……Q41，Q42……はビツト線対
BL1，1，BL2，2……のシヨートプリチヤー
ジ用トランジスタである。これらのトランジスタ
Q11，Q12，……は、制御ラインN3の電位をクロ
ツクＢC1でハイレベル（第４図に示すうにＶCC以
上）にすることで導通し、クロツクＢC2がローレ
ベルでトランジスタQ2がオフしている間に高電
位側のビツト線（第２図の例ではBL1，BL2側）
から低電位側のビツト線に図示矢印方向に電流を
流し、両者の電位をバランスさせる（時点t3附
近）。その後、クロツクＢC2をハイレベル（ＶCC
以上）にするとトランジスタQ2がオンになり、
同電位となつたビツト線対BL1，1等はＶCCま
でプリチヤージされる（時点t4附近）。読取りを
行なうにはクロツクＢC1，ＢC2をローレベルにし
て制御ラインN2及びBL，をフローテイングに
し、ワード線WLをハイレベルにしてメモリセル
をビツト線対へ接続し（時点t1附近）、ビツト線
対BL，に若干の電位差が生じた段階でクロツ
クLEをＶCCにすると（時点t2附近）トランジス
タQ1がオンとなり、センスアンプ駆動ラインN1
が0VとなつてセンスアンプSA群が活性化され、
セル情報に応じて電位差をつけられたビツト線
BL，により、センスアンプSAを構成する一
対のトランジスタ例えばQ21，Q31の一方がオ
ン、他方がオフとなつてビツト線対BL1，1に
大きな電位差がつく。この電位差が前記コラム線
により読取り書込みアンプへ導かれる。
RAPは、第１図に示すようにセンスアンプSAの
群を中央に配してその左，右両側にコラムデコー
ダおよびセルアレイを置き、これらを横切つてビ
ツト線対を延ばし、該ビツト線対BL，の任意
のものをコラムデコーダCD，CD′で選択してコ
ラム線（図示しないがコラムデコーダを通つて読
取り書込みアンプへ至る）へ接続するという構造
をとるのが普通である。RD，RD′はローデコー
ダで、セルアレイCA，CA′を縦断するワード線
（図示せず）を選択する。この種のRAMではセル
情報を読出すに先立ちビツト線対BL，をハイ
レベル（一般にＶcc）にプリチヤージするが、そ
の前に該ビツト線対相互間をシヨートする。これ
を第２図および第４図で説明する。第２図は第１
図のセンスアンプ付近を詳細に示す要部回路図
で、Q11，Q12，……Q41，Q42……はビツト線対
BL1，1，BL2，2……のシヨートプリチヤー
ジ用トランジスタである。これらのトランジスタ
Q11，Q12，……は、制御ラインN3の電位をクロ
ツクＢC1でハイレベル（第４図に示すうにＶCC以
上）にすることで導通し、クロツクＢC2がローレ
ベルでトランジスタQ2がオフしている間に高電
位側のビツト線（第２図の例ではBL1，BL2側）
から低電位側のビツト線に図示矢印方向に電流を
流し、両者の電位をバランスさせる（時点t3附
近）。その後、クロツクＢC2をハイレベル（ＶCC
以上）にするとトランジスタQ2がオンになり、
同電位となつたビツト線対BL1，1等はＶCCま
でプリチヤージされる（時点t4附近）。読取りを
行なうにはクロツクＢC1，ＢC2をローレベルにし
て制御ラインN2及びBL，をフローテイングに
し、ワード線WLをハイレベルにしてメモリセル
をビツト線対へ接続し（時点t1附近）、ビツト線
対BL，に若干の電位差が生じた段階でクロツ
クLEをＶCCにすると（時点t2附近）トランジス
タQ1がオンとなり、センスアンプ駆動ラインN1
が0VとなつてセンスアンプSA群が活性化され、
セル情報に応じて電位差をつけられたビツト線
BL，により、センスアンプSAを構成する一
対のトランジスタ例えばQ21，Q31の一方がオ
ン、他方がオフとなつてビツト線対BL1，1に
大きな電位差がつく。この電位差が前記コラム線
により読取り書込みアンプへ導かれる。
この様なビツト線対のシヨート、プリチヤージ
機構では、ビツト線対BL，がセンスアンプ
SAで分断されているので、従来方式では図示の
如くセンスアンプ活性化のための制御ラインN1
を迂回する制御ラインN2を設けてビツト線対
BL，のシヨート、プリチヤージを行なうよう
にしていた。しかし、かゝる構成では制御ライン
N2をアルミニウムで配線しても各ビツトライン
対シヨートのための全電流がラインN2に流れる
のでその配線抵抗は無視できず、ビツト線対
BL，が完全シヨート状態となるのに時間がか
かる欠点（高速化の妨げ）がある。また、シヨー
ト、プリチヤージ用に特別のラインN2を設ける
ことは高集積化の面で好ましくない。
機構では、ビツト線対BL，がセンスアンプ
SAで分断されているので、従来方式では図示の
如くセンスアンプ活性化のための制御ラインN1
を迂回する制御ラインN2を設けてビツト線対
BL，のシヨート、プリチヤージを行なうよう
にしていた。しかし、かゝる構成では制御ライン
N2をアルミニウムで配線しても各ビツトライン
対シヨートのための全電流がラインN2に流れる
のでその配線抵抗は無視できず、ビツト線対
BL，が完全シヨート状態となるのに時間がか
かる欠点（高速化の妨げ）がある。また、シヨー
ト、プリチヤージ用に特別のラインN2を設ける
ことは高集積化の面で好ましくない。
本発明は、センスアンプSAを活性化するライ
ンN1を、センスアンプのスタンバイ時のビツト
線対のシヨート、プリチヤージに共用してライン
N2を省略するものであり、これにより高集積化
および高速化を図ろうとするものである。本発明
は、センスアンプ群から延びる複数のビツト線対
にそれぞれ複数のダイナミツク型メモリセルが接
続されてなる半導体記憶装置において、該センス
アンプに共通に接続され該センスアンプを活性化
する信号ラインと、該ビツト線対を充電する信号
ラインとを共通信号ラインで構成し、該共通信号
ラインが前記センスアンプ群より延在するビツト
線対の両方と交差してなることを特徴とするが、
以下図示の実施例を参照しながらこれを詳細に説
明する。
ンN1を、センスアンプのスタンバイ時のビツト
線対のシヨート、プリチヤージに共用してライン
N2を省略するものであり、これにより高集積化
および高速化を図ろうとするものである。本発明
は、センスアンプ群から延びる複数のビツト線対
にそれぞれ複数のダイナミツク型メモリセルが接
続されてなる半導体記憶装置において、該センス
アンプに共通に接続され該センスアンプを活性化
する信号ラインと、該ビツト線対を充電する信号
ラインとを共通信号ラインで構成し、該共通信号
ラインが前記センスアンプ群より延在するビツト
線対の両方と交差してなることを特徴とするが、
以下図示の実施例を参照しながらこれを詳細に説
明する。
第３図は本発明の一実施例を示す回路図で、第
５図はその動作波形図である。第３図が第２図と
異なる点はラインN2を省略した点、従つてシヨ
ートプリチヤージ用のトランジスタQ11，Q12，
……Q41，Q42，……のソースまたはドレイン
（第２図でラインN2に接続されていたノード）を
センスアンプ駆動ラインN′1に接続し、且つチヤ
ージアツプ用のトランジスタQ2のソースを該ラ
インN′1に接続した点である。第５図に示すよう
に、制御ラインN3を駆動するクロツクＢC1，トラ
ンジスタQ1を駆動するクロツクLE、トランジス
タQ2を駆動するクロツクＢC2、図示せぬワード
線の電位WL、ビツト線対BL，の電位変化は
第４図と同様であるが、ラインN′1の電位変化が
第４図と異なる。即ち、ワード線WLを選択して
ビツト線BL，にわずかに電位差が生ずると、
クロツクLEをＶCCにしてトランジスタQ1をオン
にすることでラインN′1は0Vになり、センスアン
プSAが活性化されてビツト線対BL，の電位
差が拡大する。読取り完了で、WL，LEを0Vに
して次の読取りのためのシヨート、プリチヤージ
でクロツクＢC1をＶCC以上にすると、トランジス
タQ11，Q12，……Q14，Q42，……がオンとな
り、ビツト線対BL，間がシヨートされ、両者
は同電位になる。このシヨート期間中第３図に示
すように高電位側のビツト線本例ではBL側から
低電位側ビツト線1へ図示矢印で示すように電
流が流れ、BL，，N′1を同電位とする。この
ビツト線対BL，シヨートのための電流は図示
の如く各ビツト線BL1，BL2……からトランジス
タQ41，Q42……各々のセンスアンプSAの共通接
続点、トランジスタQ11，Q12……、ビツト線
BL1，BL2……の経路で流れ、制御ラインN′1を共
通に流れることはないから、制御ラインN′1の抵
抗は問題にならず、急速なシヨート、同電位化が
行なわれる。この後、クロツクＢC2をＶCC以上に
することでトランジスタQ2が完全にオンし、ビ
ツト線対BL，は共にＶCCに充電される。この
シヨート、プリチヤージ時ラインN′1はほヾＶC
Ｃ／２またはＶCCになるが、この電位ではセンス
アンプSAは活性化されず、第５図の時点t1，t2附
近に示されるようにクロツクＢC1，ＢC2を共に0V
に下げた後、クロツクLEをＶCCにしてトランジ
スタQ1をオンにし、ラインN′1を0Vに下げるとき
活性化される。
５図はその動作波形図である。第３図が第２図と
異なる点はラインN2を省略した点、従つてシヨ
ートプリチヤージ用のトランジスタQ11，Q12，
……Q41，Q42，……のソースまたはドレイン
（第２図でラインN2に接続されていたノード）を
センスアンプ駆動ラインN′1に接続し、且つチヤ
ージアツプ用のトランジスタQ2のソースを該ラ
インN′1に接続した点である。第５図に示すよう
に、制御ラインN3を駆動するクロツクＢC1，トラ
ンジスタQ1を駆動するクロツクLE、トランジス
タQ2を駆動するクロツクＢC2、図示せぬワード
線の電位WL、ビツト線対BL，の電位変化は
第４図と同様であるが、ラインN′1の電位変化が
第４図と異なる。即ち、ワード線WLを選択して
ビツト線BL，にわずかに電位差が生ずると、
クロツクLEをＶCCにしてトランジスタQ1をオン
にすることでラインN′1は0Vになり、センスアン
プSAが活性化されてビツト線対BL，の電位
差が拡大する。読取り完了で、WL，LEを0Vに
して次の読取りのためのシヨート、プリチヤージ
でクロツクＢC1をＶCC以上にすると、トランジス
タQ11，Q12，……Q14，Q42，……がオンとな
り、ビツト線対BL，間がシヨートされ、両者
は同電位になる。このシヨート期間中第３図に示
すように高電位側のビツト線本例ではBL側から
低電位側ビツト線1へ図示矢印で示すように電
流が流れ、BL，，N′1を同電位とする。この
ビツト線対BL，シヨートのための電流は図示
の如く各ビツト線BL1，BL2……からトランジス
タQ41，Q42……各々のセンスアンプSAの共通接
続点、トランジスタQ11，Q12……、ビツト線
BL1，BL2……の経路で流れ、制御ラインN′1を共
通に流れることはないから、制御ラインN′1の抵
抗は問題にならず、急速なシヨート、同電位化が
行なわれる。この後、クロツクＢC2をＶCC以上に
することでトランジスタQ2が完全にオンし、ビ
ツト線対BL，は共にＶCCに充電される。この
シヨート、プリチヤージ時ラインN′1はほヾＶC
Ｃ／２またはＶCCになるが、この電位ではセンス
アンプSAは活性化されず、第５図の時点t1，t2附
近に示されるようにクロツクＢC1，ＢC2を共に0V
に下げた後、クロツクLEをＶCCにしてトランジ
スタQ1をオンにし、ラインN′1を0Vに下げるとき
活性化される。
第７図に本発明の他の実施例の回路図を示す。
前述の実施例では、ビツト線対BL，がセン
スアンプSAの両側に延びるタイプのメモリであ
つたのに対し、本実施例では、ビツト線対BL，
がセンスアンプSAより同一方向に平行に延び
ている。
スアンプSAの両側に延びるタイプのメモリであ
つたのに対し、本実施例では、ビツト線対BL，
がセンスアンプSAより同一方向に平行に延び
ている。
第６図はこのタイプの従来例を示す回路図でト
ランジスタQ1，Q2，Q11，Q21，Q31，Q41，……
及びラインN1，N2，N3等は第２図の場合とほぼ
同一で、クロツクLE，BC1，BC2等もほぼ同一の
動作である。ただし、平行に配置したビツト線対
BL，をシヨートするトランジスタQ51，Q52…
…が設けられている点で異なる。この様なタイプ
のメモリ構成に、本発明を適用すると第７図の様
になる。すなわち従来のラインN1，N2を共通に
して、ラインN′1としている。
ランジスタQ1，Q2，Q11，Q21，Q31，Q41，……
及びラインN1，N2，N3等は第２図の場合とほぼ
同一で、クロツクLE，BC1，BC2等もほぼ同一の
動作である。ただし、平行に配置したビツト線対
BL，をシヨートするトランジスタQ51，Q52…
…が設けられている点で異なる。この様なタイプ
のメモリ構成に、本発明を適用すると第７図の様
になる。すなわち従来のラインN1，N2を共通に
して、ラインN′1としている。
本実施例では、前述の実施例とほぼ同一の効果
を有する。ただ、本実施例ではトランジスタ
Q51，Q52，Q53があるため、ビツト線BL，を
より速く平衡状態にするという効果については、
新たに得たものではない。
を有する。ただ、本実施例ではトランジスタ
Q51，Q52，Q53があるため、ビツト線BL，を
より速く平衡状態にするという効果については、
新たに得たものではない。
また本発明では第３図および第７図に示したよ
うに、センスアンプの活性化とビツト線対の充電
を行なう共通信号ラインN1′は各センスアンプの
両側から延びるビツト線対BL，と交差させて
おり、このようにすると次のような効果が得られ
る。即ちメモリの読出し動作等において１対のビ
ツト線にセル電位に応じて微小電位差が生じた
後、その差を検出するためにセンスアンプを活性
化すべくその共通ソース端子をコントロール線を
介して引き下げようとした時、本発明のようにコ
ントロール線である共通信号ラインが両方のビツ
ト線に交差していると容量カツプリングによるノ
イズが両方のビツト線に平等に与えられ、両ビツ
ト線の相対的電位差に変化がない。これに対して
共通信号ラインが一方のビツト線とのみ交差する
と、容量カツプリングによるノイズが一方のビツ
ト線にのみ発生し、他方のビツト線との電位差縮
少を招いてセンスアンプの検出困難、読出速度の
低下、誤り読出しなどを生じる恐れがある。
うに、センスアンプの活性化とビツト線対の充電
を行なう共通信号ラインN1′は各センスアンプの
両側から延びるビツト線対BL，と交差させて
おり、このようにすると次のような効果が得られ
る。即ちメモリの読出し動作等において１対のビ
ツト線にセル電位に応じて微小電位差が生じた
後、その差を検出するためにセンスアンプを活性
化すべくその共通ソース端子をコントロール線を
介して引き下げようとした時、本発明のようにコ
ントロール線である共通信号ラインが両方のビツ
ト線に交差していると容量カツプリングによるノ
イズが両方のビツト線に平等に与えられ、両ビツ
ト線の相対的電位差に変化がない。これに対して
共通信号ラインが一方のビツト線とのみ交差する
と、容量カツプリングによるノイズが一方のビツ
ト線にのみ発生し、他方のビツト線との電位差縮
少を招いてセンスアンプの検出困難、読出速度の
低下、誤り読出しなどを生じる恐れがある。
以上述べたように本発明によれば、ダイナミツ
ク型半導体メモリ装置のセンスアンプ周辺の配線
数を低減することができ、またプリチヤージに先
行するビツト線対相互間のシヨートを配線抵抗に
患わされずに高速化でき、更に共通信号ラインと
ビツト線との容量カツプリングによる悪影響がな
いなどの利点がある。
ク型半導体メモリ装置のセンスアンプ周辺の配線
数を低減することができ、またプリチヤージに先
行するビツト線対相互間のシヨートを配線抵抗に
患わされずに高速化でき、更に共通信号ラインと
ビツト線との容量カツプリングによる悪影響がな
いなどの利点がある。
第１図は従来のダイナミツクRAMの一例を示
す概略構成図、第２図および第４図は第１図の要
部回路図および動作波形図、第３図および第５図
は本発明の一実施例を示す回路図および動作波形
図である。第７図は本発明の他の実施例を示す回
路図で、第６図はその従来例を示す回路図であ
る。 図中、SAはセンスアンプ、BL，はビツト
線対、N′1はビツト線のシヨートプリチヤージに
兼用されるセンスアンプ駆動ラインである。
す概略構成図、第２図および第４図は第１図の要
部回路図および動作波形図、第３図および第５図
は本発明の一実施例を示す回路図および動作波形
図である。第７図は本発明の他の実施例を示す回
路図で、第６図はその従来例を示す回路図であ
る。 図中、SAはセンスアンプ、BL，はビツト
線対、N′1はビツト線のシヨートプリチヤージに
兼用されるセンスアンプ駆動ラインである。
Claims (1)
- 【特許請求の範囲】 １ センスアンプ群から延びる複数のビツト線対
にそれぞれ複数のダイナミツク型メモリセルが接
続されてなる半導体記憶装置において、 該センスアンプに共通に接続され該センスアン
プを活性化する信号ラインと、該ビツト線対を充
電する信号ラインとを共通信号ラインで構成し、 該共通信号ラインが前記センスアンプ群より延
在するビツト線対の両方と交差してなることを特
徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55154811A JPS5782279A (en) | 1980-11-04 | 1980-11-04 | Semiconductor storage device |
| US06/318,004 US4443868A (en) | 1980-11-04 | 1981-11-04 | Semiconductor memory device |
| EP81305237A EP0053877A3 (en) | 1980-11-04 | 1981-11-04 | Bit-line pre-charge circuit for a dynamic semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55154811A JPS5782279A (en) | 1980-11-04 | 1980-11-04 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5782279A JPS5782279A (en) | 1982-05-22 |
| JPS6137708B2 true JPS6137708B2 (ja) | 1986-08-25 |
Family
ID=15592388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55154811A Granted JPS5782279A (en) | 1980-11-04 | 1980-11-04 | Semiconductor storage device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4443868A (ja) |
| EP (1) | EP0053877A3 (ja) |
| JP (1) | JPS5782279A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819794A (ja) * | 1981-07-29 | 1983-02-04 | Fujitsu Ltd | 半導体メモリ |
| JPS59126315A (ja) * | 1982-12-24 | 1984-07-20 | Fujitsu Ltd | 比較回路 |
| US4668881A (en) * | 1983-12-01 | 1987-05-26 | Rca Corporation | Sense circuit with presetting means |
| US4961166A (en) * | 1984-05-07 | 1990-10-02 | Hitachi, Ltd. | Dynamic RAM having a full size dummy cell |
| JPS6151692A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 記憶装置 |
| US5177708A (en) * | 1985-10-30 | 1993-01-05 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory and method for equalizing sense amplifier drive signal lines |
| JPH0612610B2 (ja) * | 1986-06-24 | 1994-02-16 | 日本電気株式会社 | ダイナミツク型半導体メモリ |
| US4780850A (en) * | 1986-10-31 | 1988-10-25 | Mitsubishi Denki Kabushiki Kaisha | CMOS dynamic random access memory |
| DE10015278B4 (de) | 2000-03-28 | 2004-09-23 | Infineon Technologies Ag | Halbleiterspeicher mit einem Speicherzellenfeld |
| JP4550053B2 (ja) * | 2004-06-22 | 2010-09-22 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| KR100782488B1 (ko) | 2006-08-24 | 2007-12-05 | 삼성전자주식회사 | 매립 배선들을 갖는 반도체소자 및 그 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4025907A (en) * | 1975-07-10 | 1977-05-24 | Burroughs Corporation | Interlaced memory matrix array having single transistor cells |
| JPS5922316B2 (ja) * | 1976-02-24 | 1984-05-25 | 株式会社東芝 | ダイナミツクメモリ装置 |
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- 1981-11-04 EP EP81305237A patent/EP0053877A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US4443868A (en) | 1984-04-17 |
| JPS5782279A (en) | 1982-05-22 |
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