JPS5851561A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5851561A JPS5851561A JP56149433A JP14943381A JPS5851561A JP S5851561 A JPS5851561 A JP S5851561A JP 56149433 A JP56149433 A JP 56149433A JP 14943381 A JP14943381 A JP 14943381A JP S5851561 A JPS5851561 A JP S5851561A
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- Japan
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- circuit
- type
- region
- semiconductor integrated
- integrated circuit
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01818—Interface arrangements for integrated injection logic (I2L)
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明に相ｆＩｉ１ｍの絶縁ゲート％界効米トランジス
タ回路と集精注入−埋府１路とｔ同−半導体基嶺上に１
する半導体集積回路装置に関する。
タ回路と集精注入−埋府１路とｔ同−半導体基嶺上に１
する半導体集積回路装置に関する。
従来よシ相輛型の絶縁ゲート１界効釆トランジスタ（以
下、ｔＩ８７ｊｃＴという）回路と果槓注入論理（以下
、工２Ｌという）回路とを同一半導体基板上に形成した
半導体集槓回路装ｋ（以）、和［型ＭＩＥＩＰ］ＣＴ−
Ｉ’Ｌ工０という）か知られている。
下、ｔＩ８７ｊｃＴという）回路と果槓注入論理（以下
、工２Ｌという）回路とを同一半導体基板上に形成した
半導体集槓回路装ｋ（以）、和［型ＭＩＥＩＰ］ＣＴ−
Ｉ’Ｌ工０という）か知られている。
このようなＩＯの製造ブｏ−にス＃ｉ豪雑になりがちで
あり、そのため製造歩留りの低下を招き易い。
あり、そのため製造歩留りの低下を招き易い。
そこで、製造プロセスをいたずらに繁雑にすることｔｊ
！ｆｆるため、このような工０では、通常、ｐ製シリコ
ン基板上に形成し友ｎ型エピタキシャル層の電気的に絶
縁された各島領績内にＸ２ＬとｐチャネルＭＩ８ＦＩＣ
Ｔｉ夫々形成し、一方、ｎチャネルＭ工８ＦＩｉｌＴ＃
−１ｎ型工ピタキシヤル層内に設けたｐ型ウェル領域内
に形成するというｌＩ竜にすることか考えられる。
！ｆｆるため、このような工０では、通常、ｐ製シリコ
ン基板上に形成し友ｎ型エピタキシャル層の電気的に絶
縁された各島領績内にＸ２ＬとｐチャネルＭＩ８ＦＩＣ
Ｔｉ夫々形成し、一方、ｎチャネルＭ工８ＦＩｉｌＴ＃
−１ｎ型工ピタキシヤル層内に設けたｐ型ウェル領域内
に形成するというｌＩ竜にすることか考えられる。
ところか、このようなＳ造によれば、ｎ型エピタキシャ
ル鳩の不純物ｍ度を工２Ｌ回路に適合するようにＩＩＩ
Ｉ嬢度と丁れは、相補型ＱＩＳＦＩｌｔＴ回路の動作崗
波数を上げるためにＭＩ８Ｆ鳶τのケート１［ｒ大きく
する必要があるためその占肩口柚か増大しチップサイズ
か増加してしまう。逆Ｋｎ型エビタをシャル層の不純物
−雇を低一度に丁れｄいま記問題は解消８れるか、■”
ＬＪの各インバーストランジスタのインバース電ｌ５１
ｆ増１−率β１か小塾くなってしまいＩ′Ｌ回路の動作
速胤〃ム低速となり消ｔ１１力か太ぎ（なってしまい、
また、ＩＱの＃ユ貨歩留りが非常に悲くなるという問題
を生ずる。
ル鳩の不純物ｍ度を工２Ｌ回路に適合するようにＩＩＩ
Ｉ嬢度と丁れは、相補型ＱＩＳＦＩｌｔＴ回路の動作崗
波数を上げるためにＭＩ８Ｆ鳶τのケート１［ｒ大きく
する必要があるためその占肩口柚か増大しチップサイズ
か増加してしまう。逆Ｋｎ型エビタをシャル層の不純物
−雇を低一度に丁れｄいま記問題は解消８れるか、■”
ＬＪの各インバーストランジスタのインバース電ｌ５１
ｆ増１−率β１か小塾くなってしまいＩ′Ｌ回路の動作
速胤〃ム低速となり消ｔ１１力か太ぎ（なってしまい、
また、ＩＱの＃ユ貨歩留りが非常に悲くなるという問題
を生ずる。
本発明σ、上述したような欠点を鱗？Ｆｉシた＾運、高
集権表、備消費電力という４り点會倫えた相補型Ｍ工ｓ
ｐｉ′ｒ−ｘｌＬｘａ ５捉惧−ｒ；ｂｃと全目的とす
る− 以下、若＋し）実施汐りに基い又本発明を鋒細Ｖｃ欽明
する。
集権表、備消費電力という４り点會倫えた相補型Ｍ工ｓ
ｐｉ′ｒ−ｘｌＬｘａ ５捉惧−ｒ；ｂｃと全目的とす
る− 以下、若＋し）実施汐りに基い又本発明を鋒細Ｖｃ欽明
する。
第１し１〜記５図は本発明の第１ ’Ｑ１実施例をη＼
丁ものである。
丁ものである。
第１凶は本発明による相梱型Ｍ工８１鳶Ｔ−工友す工０
の惨′１１ｉ’に一７］＼１図であシ、領域ｘ１ は相
補型ＭＩ８ＦＷ’１′の、−域Ｘ露は工２Ｌの構童ｔホ
している。
の惨′１１ｉ’に一７］＼１図であシ、領域ｘ１ は相
補型ＭＩ８ＦＷ’１′の、−域Ｘ露は工２Ｌの構童ｔホ
している。
同図にが丁ように、この発明ｖｃよる工０では、従来と
典なり、低不純物一度のｐ型シリコン基板１上に同じく
低不純物濃度のｐ型エピタキシャルｍ２’を成長場ｆた
ものを基板として用いている。
典なり、低不純物一度のｐ型シリコン基板１上に同じく
低不純物濃度のｐ型エピタキシャルｍ２’を成長場ｆた
ものを基板として用いている。
１６は工ＩＬ回路を形成すべきウェル餉−の直下に設け
られ７ｔｎ＋型埋込層、３けｐ型＠２内に形成し友欽濃
度のｉ＠１のｎ型つェル仙オ、４けよ−り低濃度のｌＥ
２のｎ型つェル領噴である。第１のｎ型つｘ ル１Ｎ１
１１３ Ｋｉｄ ｐ型インジェクタ＊＊５、ｎｐｎイン
バーストランジスタのｐ型ベース１１＃６、ｎ”Ｗコレ
クタ領域７及びｎ＋型エミンタ電極引出し領域８とｎ型
ウェル領域３からなるエミッタ領域から成る工”Ｌｋ影
形成ている。第２のｎ型ウェル領域４にはｐ＋型ンース
・ドレイン領域９、ゲート絶縁膜１１およびゲート１１
極でめる多結晶シリコンＪ曽１４からなるｐチャネルＭ
ＩＳＦＩＴｔ形成している。ウェル領域の形成されない
ｐ−皺層訝面にはｎ＋型ンース、ドレイン領域１０、ゲ
ート絶ｋＩＩＩｊＡ１２およびゲート１悼である多結晶
シリコン＄１５からなるｎチャネルＭ工８ＦＥｉＴ會形
成している。
られ７ｔｎ＋型埋込層、３けｐ型＠２内に形成し友欽濃
度のｉ＠１のｎ型つェル仙オ、４けよ−り低濃度のｌＥ
２のｎ型つェル領噴である。第１のｎ型つｘ ル１Ｎ１
１１３ Ｋｉｄ ｐ型インジェクタ＊＊５、ｎｐｎイン
バーストランジスタのｐ型ベース１１＃６、ｎ”Ｗコレ
クタ領域７及びｎ＋型エミンタ電極引出し領域８とｎ型
ウェル領域３からなるエミッタ領域から成る工”Ｌｋ影
形成ている。第２のｎ型ウェル領域４にはｐ＋型ンース
・ドレイン領域９、ゲート絶縁膜１１およびゲート１１
極でめる多結晶シリコンＪ曽１４からなるｐチャネルＭ
ＩＳＦＩＴｔ形成している。ウェル領域の形成されない
ｐ−皺層訝面にはｎ＋型ンース、ドレイン領域１０、ゲ
ート絶ｋＩＩＩｊＡ１２およびゲート１悼である多結晶
シリコン＄１５からなるｎチャネルＭ工８ＦＥｉＴ會形
成している。
＃Ｌ２五図〜第２Ｈ−１＃−ｉ第１図で示した■０の製
造プロセスｔボ丁ものである。領域ｘＩＫは相補型Ｍ
Ｉ ８ ？ ｌ Ｔ ３）ｉ、領域ＸｔＫけ１′Ｌｔ；
６５夫々形成きれる。
造プロセスｔボ丁ものである。領域ｘＩＫは相補型Ｍ
Ｉ ８ ？ ｌ Ｔ ３）ｉ、領域ＸｔＫけ１′Ｌｔ；
６５夫々形成きれる。
まず、ＭＺＡ図に示すように、ｐ型シリコン基板１の一
部丁なわち工２Ｌ回ｗ！１を形成するウェル領域の部分
Ｋｎ型不純物例えはヒ素會遇択的に拡散した彼、ｐ型ド
ーフシリコンｔエピタキシャル成長さゼてｐ ｆｊｉ
ｘｉ−２（不純物−Ｉｆ Ｎ ： １０” ａｔｏｍｓ
／−）を形成する。このとき、同時ＩＣｎ ＃１不純物
か拡散８ハｎ“型埋込層１６か形成ａれる。
部丁なわち工２Ｌ回ｗ！１を形成するウェル領域の部分
Ｋｎ型不純物例えはヒ素會遇択的に拡散した彼、ｐ型ド
ーフシリコンｔエピタキシャル成長さゼてｐ ｆｊｉ
ｘｉ−２（不純物−Ｉｆ Ｎ ： １０” ａｔｏｍｓ
／−）を形成する。このとき、同時ＩＣｎ ＃１不純物
か拡散８ハｎ“型埋込層１６か形成ａれる。
次に、躯２ｒ３区＋に示すよう＆Ｃ，ｐチャネルＭ工ｆ
１７ｍＴ形成用のより低噴度のｎ型つェル憤域４倉形戟
する。丁なわち、ｐ型エピタキシャル層２０表面全体＆
（ヤの表圓の屡酸化によシ岑δ５００ｚＬ：ｒ）博い敵
化Ｂ！に３０ｉ形成し、続いて気相化学反応法（以下、
＋ｊＶＤ法という） ＶＣよって厚さ１５００人の８１
．Ｎ４ 宸３１に形成する。ヤして、全てのｎ型つェル
穎域ｒ設けるべき部分にある販化膜３０および８１ｊＮ
、涙３１１１Ｈホトレジストｆｉｌ（図ポぜｆ）ｋマス
クとしたフ゛ラズマエッチングによってｉｓ折的に除去
してｐ型エピタキシャル層２の表面を露出δゼることに
よって、ｎ型ウェル領域形成用のマスク全完成する。丁
なわちウェル領域は全てこのマスクにより位置決めもれ
る。この後、低濃度のＩ”Ｌ形成用のｎ型ウェル領域を
＃成子べき開窓部に第２Ｂ図に示すように適当なマスク
ガえば褌いホトレジスト膜３２で稽い、ｎ型不純物例え
ばリン全イオン打込み（Ｎ ： Ｉ Ｏ” ａｔｏｍｓ
７ｃｓｉ＞シてより低濃度のｐチャネルＭ工８ＰＭ？
形成用のｎ−型ウェル領域４に形成する。このウェル領
域４を形成する手段としては、不純物ａ度が低くても精
度よく七の櫃七劉億１できるイオン打込みが望ましい。
１７ｍＴ形成用のより低噴度のｎ型つェル憤域４倉形戟
する。丁なわち、ｐ型エピタキシャル層２０表面全体＆
（ヤの表圓の屡酸化によシ岑δ５００ｚＬ：ｒ）博い敵
化Ｂ！に３０ｉ形成し、続いて気相化学反応法（以下、
＋ｊＶＤ法という） ＶＣよって厚さ１５００人の８１
．Ｎ４ 宸３１に形成する。ヤして、全てのｎ型つェル
穎域ｒ設けるべき部分にある販化膜３０および８１ｊＮ
、涙３１１１Ｈホトレジストｆｉｌ（図ポぜｆ）ｋマス
クとしたフ゛ラズマエッチングによってｉｓ折的に除去
してｐ型エピタキシャル層２の表面を露出δゼることに
よって、ｎ型ウェル領域形成用のマスク全完成する。丁
なわちウェル領域は全てこのマスクにより位置決めもれ
る。この後、低濃度のＩ”Ｌ形成用のｎ型ウェル領域を
＃成子べき開窓部に第２Ｂ図に示すように適当なマスク
ガえば褌いホトレジスト膜３２で稽い、ｎ型不純物例え
ばリン全イオン打込み（Ｎ ： Ｉ Ｏ” ａｔｏｍｓ
７ｃｓｉ＞シてより低濃度のｐチャネルＭ工８ＰＭ？
形成用のｎ−型ウェル領域４に形成する。このウェル領
域４を形成する手段としては、不純物ａ度が低くても精
度よく七の櫃七劉億１できるイオン打込みが望ましい。
次に、第２０図に示すように、工ＩＬ形成出の低ａＩＩ
Ｌのｎ型ウェル領域３を形成する。ホトレジスト膳３２
に−除い′ｆｃ後、納たにｎ型ウェル領域４を厚いホト
レジスト族３３で・い、ｎ型不純物例えばリン全イオン
打込み（Ｎ ： ｌ Ｌ）” ａｔｏｍｓ ／、４ ）
して工２Ｌ形成用の低ａ度のｎ型つェル匍填ｊ會形成−
ｆＪｂｏこのウェル＊域３を形成する手振とじては、不
純物＃度に精度よく制御できるイオン打込みか望ましい
。
Ｌのｎ型ウェル領域３を形成する。ホトレジスト膳３２
に−除い′ｆｃ後、納たにｎ型ウェル領域４を厚いホト
レジスト族３３で・い、ｎ型不純物例えばリン全イオン
打込み（Ｎ ： ｌ Ｌ）” ａｔｏｍｓ ／、４ ）
して工２Ｌ形成用の低ａ度のｎ型つェル匍填ｊ會形成−
ｆＪｂｏこのウェル＊域３を形成する手振とじては、不
純物＃度に精度よく制御できるイオン打込みか望ましい
。
次に、ｗ１２Ｄ図に示すように、フィールド酸化編倉形
成する。上述のホトレジス）ｆｉ１３３．８１゜Ｎ４ｄ
３１．８１０ｍｄ３０’ｉ順次除いた後、露出し友エピ
タキシャルＮ１２の表面にその表面の熱酸化によｐｙｊ
Ｌ１５００Ａの酸化膜（ｓｉ輌膜）３４をＳａｔ、、ｆ
ｌい−ＣｏｖＤ法１ｃ！ リｊＪｉＬ８１５００Ｈの９
１ｉＮｔ１１！３５ｉ形成丁７）、ｌこの日１１１膜３
５＝ｉホトレジスト＃！（図示せず）會マスクとしたプ
ラズマエツチングによりＳ択的Ｖｃ除ｆしてｓｔｏｍ＋
臭３４會部分的に露出さゼる。この状鴨で、フィールド
酸化膜下の反転層の形成を防止するため、上記ホトレジ
スト族を残した１まｐ！！！！不純物例えばボロ７ｔイ
オン杓込みにより導入する。この後、上記ホトレジスト
展ｔ＠云し耐酸化膜である８１３Ｎ４＠３５’ｆ（マス
クとして熱酸化によシフイールド酸化ｙ４ （５ｉｎｓ
Ｈｍ ） １７ ｔｊｊ１８９０００Ａ Ｋ形成する
。
成する。上述のホトレジス）ｆｉ１３３．８１゜Ｎ４ｄ
３１．８１０ｍｄ３０’ｉ順次除いた後、露出し友エピ
タキシャルＮ１２の表面にその表面の熱酸化によｐｙｊ
Ｌ１５００Ａの酸化膜（ｓｉ輌膜）３４をＳａｔ、、ｆ
ｌい−ＣｏｖＤ法１ｃ！ リｊＪｉＬ８１５００Ｈの９
１ｉＮｔ１１！３５ｉ形成丁７）、ｌこの日１１１膜３
５＝ｉホトレジスト＃！（図示せず）會マスクとしたプ
ラズマエツチングによりＳ択的Ｖｃ除ｆしてｓｔｏｍ＋
臭３４會部分的に露出さゼる。この状鴨で、フィールド
酸化膜下の反転層の形成を防止するため、上記ホトレジ
スト族を残した１まｐ！！！！不純物例えばボロ７ｔイ
オン杓込みにより導入する。この後、上記ホトレジスト
展ｔ＠云し耐酸化膜である８１３Ｎ４＠３５’ｆ（マス
クとして熱酸化によシフイールド酸化ｙ４ （５ｉｎｓ
Ｈｍ ） １７ ｔｊｊ１８９０００Ａ Ｋ形成する
。
ＱＫ、＋１２ＮｍＫ示ｆｊうに、１ｌＩ８ＦｊｃＴ（２
’）ケート絶縁膜およびゲート電極を形成する。上述の
８１０［膜Ｊ４．８１１Ｎ４換３５’ｉ除いた研、露出
したエピタキシャル層２の表面全体＆Ｃてσ）＆１１０
σ）熱酸化によ＃）厚ざ５００Ａのケート絶縁膜（ｓｉ
Ｏｓｊ［）を形成する。続いて、基板上全面に、ＣＶＤ
法によシ多結晶シリコン層′ｆｒ纒嘔３５υＯムに形成
する。そして、拡散によりこの多結晶シフノコン層内に
リンを導入し、七の抵抗値ｔグー１ｗ極として使用可ｉ
Ｉ目なまでに引下げる。ゲート１１極を完成子４ため、
ホトレジス）Ｍｌｋマスクとしたプラズマエンチングに
より多結晶シリコン層、ゲート絶縁１ｔｌＩ全選択的に
除き、ＭＩＳＩＦＥＴのケート絶縁膜１１．’１２とゲ
ート−極１４．Ｌ５ｔ−完成ざゼる。このとき、Ｉ”Ｌ
餉のエビタキ７ヤルＮ１２の表面か露出する。
’）ケート絶縁膜およびゲート電極を形成する。上述の
８１０［膜Ｊ４．８１１Ｎ４換３５’ｉ除いた研、露出
したエピタキシャル層２の表面全体＆Ｃてσ）＆１１０
σ）熱酸化によ＃）厚ざ５００Ａのケート絶縁膜（ｓｉ
Ｏｓｊ［）を形成する。続いて、基板上全面に、ＣＶＤ
法によシ多結晶シリコン層′ｆｒ纒嘔３５υＯムに形成
する。そして、拡散によりこの多結晶シフノコン層内に
リンを導入し、七の抵抗値ｔグー１ｗ極として使用可ｉ
Ｉ目なまでに引下げる。ゲート１１極を完成子４ため、
ホトレジス）Ｍｌｋマスクとしたプラズマエンチングに
より多結晶シリコン層、ゲート絶縁１ｔｌＩ全選択的に
除き、ＭＩＳＩＦＥＴのケート絶縁膜１１．’１２とゲ
ート−極１４．Ｌ５ｔ−完成ざゼる。このとき、Ｉ”Ｌ
餉のエビタキ７ヤルＮ１２の表面か露出する。
次に、第２３図ｖＣ示すようにｐ型半導体−球音形成す
る。ます、露出したエピタキシ・デル１曽２等の汚染防
止のため、エビタキ７ヤル層２０表面及び多結晶シリ−
ｘ ：、ｙｆ＠ １４ 、１５ （ＤｔＲＬｆｌＶｃ、
Ｃ７Ｌらの熱酸化により卓名１００〜３０ＱＡの８Ｌ
Ｏ１＄２５１に形成する。続いて、ＣＶＤ法により厚さ
１５００、；の日１０２膜３６を形成【７だ後、ホトレ
ジスト膜（図示ぞず）をマスクとしたプラズマエンチン
グにより日１０１編３６會−が的に除去しｐ型領域形成
のマスク全完成する。引き続き、基体表Ｌｆｉａｐ型不
純物、例えばボロンｔイメーン打込み＜ 又＃′ｉｔｅ
）して工’Ｌのインジェクタ及びベースとなるｐ型穆
域５および６、ネらＫけｐチャネル１ｉ１．１８ＦＥＴ
ノｐ ｔｊＪノース、ドレイン領域９を形成する。
る。ます、露出したエピタキシ・デル１曽２等の汚染防
止のため、エビタキ７ヤル層２０表面及び多結晶シリ−
ｘ ：、ｙｆ＠ １４ 、１５ （ＤｔＲＬｆｌＶｃ、
Ｃ７Ｌらの熱酸化により卓名１００〜３０ＱＡの８Ｌ
Ｏ１＄２５１に形成する。続いて、ＣＶＤ法により厚さ
１５００、；の日１０２膜３６を形成【７だ後、ホトレ
ジスト膜（図示ぞず）をマスクとしたプラズマエンチン
グにより日１０１編３６會−が的に除去しｐ型領域形成
のマスク全完成する。引き続き、基体表Ｌｆｉａｐ型不
純物、例えばボロンｔイメーン打込み＜ 又＃′ｉｔｅ
）して工’Ｌのインジェクタ及びベースとなるｐ型穆
域５および６、ネらＫけｐチャネル１ｉ１．１８ＦＥＴ
ノｐ ｔｊＪノース、ドレイン領域９を形成する。
次に、第２ ＋ｉ図に示すように、ｎ型半導体領域を形
成する。１ず、８１０２喚ｊ６金除い些後、納７ｚ［Ｃ
ＶＤ法により１Ｍｌ１１５００ａの５ｉＯ１＄３７を形
成する。）ヤして、ホトレジスト族・（図示せず）【マ
スクトシたプラズマエンチングにより８１０１膜３７勿
遡折的１τ除云しｎ型饋域形成用グ）マスクを完成する
。引＠続き、ｎ型不純物、例えばＩＪンをイオン杓込み
（又は拡散）して工’Ｌ（２）エミッタ電極引出し愉域
８及びｎチャネル３７１ Ｓげ４ Ｔ ｆ）ｎ＋型ソー
ス、ドレイン領域１０奮形成する０次に、第２Ｈ図に示
すよう＆Ｃ１工１Ｌのｎ酸コレクタ領槍を形成゛／’る
。５１０２良３７を味いた仮、新りにＯＶＤ法によシ厚
４１５００ＡのＳｉＯ，第３８を形成する。セして、ホ
トレジストＩＡ（図示せず）′ｇＩ：マスクとしたプラ
ズマエツチング＆Ｃより５ｉｏｌ腺３８を選択的に除い
てｎ型コレクタ愉域形収用のマスク會完成する。引き続
き、ｎ型不Ａ物例えばリンをイオン打込Ａ（又は拡散）
によって導入しｎ型コレクタ軸域７を形成する。
成する。１ず、８１０２喚ｊ６金除い些後、納７ｚ［Ｃ
ＶＤ法により１Ｍｌ１１５００ａの５ｉＯ１＄３７を形
成する。）ヤして、ホトレジスト族・（図示せず）【マ
スクトシたプラズマエンチングにより８１０１膜３７勿
遡折的１τ除云しｎ型饋域形成用グ）マスクを完成する
。引＠続き、ｎ型不純物、例えばＩＪンをイオン杓込み
（又は拡散）して工’Ｌ（２）エミッタ電極引出し愉域
８及びｎチャネル３７１ Ｓげ４ Ｔ ｆ）ｎ＋型ソー
ス、ドレイン領域１０奮形成する０次に、第２Ｈ図に示
すよう＆Ｃ１工１Ｌのｎ酸コレクタ領槍を形成゛／’る
。５１０２良３７を味いた仮、新りにＯＶＤ法によシ厚
４１５００ＡのＳｉＯ，第３８を形成する。セして、ホ
トレジストＩＡ（図示せず）′ｇＩ：マスクとしたプラ
ズマエツチング＆Ｃより５ｉｏｌ腺３８を選択的に除い
てｎ型コレクタ愉域形収用のマスク會完成する。引き続
き、ｎ型不Ａ物例えばリンをイオン打込Ａ（又は拡散）
によって導入しｎ型コレクタ軸域７を形成する。
この後、図示しないか、上記５１０２涙ｊ８除云後、基
板上全面に肋間絶縁編としでＧＶＤ法により厚Ｇ ｉ
５０ ＯＡ ノＥｌ ｉ Ｏ２Ｉ換Ｉ Ｅｌ ｆ形（＋
に−ｒる。ヤしてこの８１０［膜１８等に磨管なコンタ
クトホール【開懲後、アルミニウムｈｔｚ貞空蒸虞汰ｖ
Ｃより厚名８０ＵＯＡに蒸着し、これｔ適当ＶＣ・くタ
ーニングして、各＠［）；ニオ−ミンクコンタクト−’
ｇ＜：ｒｐ、を電極１９〜２４を形成して第１図ＶＣ万
くした如ぎ構造の相補型ＭＩ ＲＦｌｉＴ−１”ＬＩｅ
’ｉ完敗了り。
板上全面に肋間絶縁編としでＧＶＤ法により厚Ｇ ｉ
５０ ＯＡ ノＥｌ ｉ Ｏ２Ｉ換Ｉ Ｅｌ ｆ形（＋
に−ｒる。ヤしてこの８１０［膜１８等に磨管なコンタ
クトホール【開懲後、アルミニウムｈｔｚ貞空蒸虞汰ｖ
Ｃより厚名８０ＵＯＡに蒸着し、これｔ適当ＶＣ・くタ
ーニングして、各＠［）；ニオ−ミンクコンタクト−’
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くした如ぎ構造の相補型ＭＩ ＲＦｌｉＴ−１”ＬＩｅ
’ｉ完敗了り。
このような構造によれは、基体としては不糾智濃度のｐ
−型シリコン〜を用い、この基体内に別ｇＡＫ設けたｎ
型つェル領域ｔ／（１” Ｌ回路とｐチャネルＭＩＳＦ
ＫＴｉ夫々形成することから、ウェル領域の不純物ａ度
をウェル頒城毎にコントロールできる。したかって工ｔ
ＬＱのｎ型ウェル領域３をウェル鴇城４より高い不純物
濃度に形成することにより、工′ＬＩ！ｌｌ！Ｊ路のイ
ンバーストランジスタのインバース電流Ｊｌｌｌ！ＩＩ
率β□を縄め高速、但消費電カッＩ”Ｌｌに形成シ、一
方、ｐチｊネルＭＩａＦＩＴ側のｎ型ウェル領域４を低
小、ｇ物一度に形成することで一１８７ｊｌ’ｒのゲー
ト−が狭くてもｌｌ１ｌＩ！運動作させることかできる
ため１．％通性ケ保ちつつチップサイズを低減すること
かｏｈｍとなる。
−型シリコン〜を用い、この基体内に別ｇＡＫ設けたｎ
型つェル領域ｔ／（１” Ｌ回路とｐチャネルＭＩＳＦ
ＫＴｉ夫々形成することから、ウェル領域の不純物ａ度
をウェル頒城毎にコントロールできる。したかって工ｔ
ＬＱのｎ型ウェル領域３をウェル鴇城４より高い不純物
濃度に形成することにより、工′ＬＩ！ｌｌ！Ｊ路のイ
ンバーストランジスタのインバース電流Ｊｌｌｌ！ＩＩ
率β□を縄め高速、但消費電カッＩ”Ｌｌに形成シ、一
方、ｐチｊネルＭＩａＦＩＴ側のｎ型ウェル領域４を低
小、ｇ物一度に形成することで一１８７ｊｌ’ｒのゲー
ト−が狭くてもｌｌ１ｌＩ！運動作させることかできる
ため１．％通性ケ保ちつつチップサイズを低減すること
かｏｈｍとなる。
この本発明によるＩＧにおいて、キ述のネ１」点、丁な
わちより＾連で＋ＩＩ＋桑権皺の相補型ＭＩＳＰ兄Ｔ回
路と商運で低消費電力の工２Ｌとｔ同−基板上に形成で
きるという利点を光分子ｃ活がした相補型Ｍより ｉｌ
’１ｌｉＴ−、Ｉ’ＬＩ ＬＣｆ＠るためには、（１）
工２Ｌ回船より重連でろる相補ルＭ工８Ｆ］ｌｌＴ回路
會工０（ｌＪ人力憫ｊとし、ｘＭ略を出力曽ｊとするこ
と、（２）相＃ｉ型ＭＩｌＥ？ｍＴ回績の出力を直接丁
なゎちインターフェイス回路を介さずにＩＩＬ回路の入
力に接続することか望ましい。
わちより＾連で＋ＩＩ＋桑権皺の相補型ＭＩＳＰ兄Ｔ回
路と商運で低消費電力の工２Ｌとｔ同−基板上に形成で
きるという利点を光分子ｃ活がした相補型Ｍより ｉｌ
’１ｌｉＴ−、Ｉ’ＬＩ ＬＣｆ＠るためには、（１）
工２Ｌ回船より重連でろる相補ルＭ工８Ｆ］ｌｌＴ回路
會工０（ｌＪ人力憫ｊとし、ｘＭ略を出力曽ｊとするこ
と、（２）相＃ｉ型ＭＩｌＥ？ｍＴ回績の出力を直接丁
なゎちインターフェイス回路を介さずにＩＩＬ回路の入
力に接続することか望ましい。
５ｌＩ３図はこの点を考慮した相補型ＭＩＳＦＩＴ−工
”ＬＩＯの回路例を示した図である。
”ＬＩＯの回路例を示した図である。
１１１．３自にシいて、回路１１１相補型ＭＩ８７ｍ丁
回路からなる高速回路、回路ＩＩは工”Ｌｈ路からなゐ
回路Ｉよ郵低速な回路、回路１ｔｊ工１Ｌバイアス回路
でめる。同図において記号ＱＭはＭ工１ＩＴｔ示し、特
に奇数の添字のものはｐチャネルＭＩ８ＦＩｌｆＴｉ、
偶数の酢字のものはｎチャネルＭ工８？ｌＴ示すものと
する。また、記号Ｑｘは工８Ｌを構成するトランジスタ
を示し、籍に奇数の添字のものはラテラルトランジスタ
倉、偶数の添字のものはインバーストランジスタ會示す
奄のとする。
回路からなる高速回路、回路ＩＩは工”Ｌｈ路からなゐ
回路Ｉよ郵低速な回路、回路１ｔｊ工１Ｌバイアス回路
でめる。同図において記号ＱＭはＭ工１ＩＴｔ示し、特
に奇数の添字のものはｐチャネルＭＩ８ＦＩｌｆＴｉ、
偶数の酢字のものはｎチャネルＭ工８？ｌＴ示すものと
する。また、記号Ｑｘは工８Ｌを構成するトランジスタ
を示し、籍に奇数の添字のものはラテラルトランジスタ
倉、偶数の添字のものはインバーストランジスタ會示す
奄のとする。
工０の外部からの入力信号ｖＸＮＦｉ、まず（ロ）路ｌ
に取込まれる。回路Ｉは、例えば人力保ｄｌ抵抗Ｒと入
力保−ダイオードＤとからなる大力保趨回路と、ｃＬＭ
ｌｌおよびＱＭＩｍ からなる初段のインバータと、こ
れに接続している信号処理回路（図示ぜず）と、この出
力を工２Ｌ回路に送部するための最終段のＱＭＩＩ″ヨ
ヒＱ Ｍ １１ からなるインバータとからなる。従っ
て、ＶＩＭＦｉ、回路Ｉにおいて、入力保護回路き初段
のインバータをへた稜信号処理回路で適当に高速処Ｍネ
れ、七の結果か最終段ノインパータから出力される。
に取込まれる。回路Ｉは、例えば人力保ｄｌ抵抗Ｒと入
力保−ダイオードＤとからなる大力保趨回路と、ｃＬＭ
ｌｌおよびＱＭＩｍ からなる初段のインバータと、こ
れに接続している信号処理回路（図示ぜず）と、この出
力を工２Ｌ回路に送部するための最終段のＱＭＩＩ″ヨ
ヒＱ Ｍ １１ からなるインバータとからなる。従っ
て、ＶＩＭＦｉ、回路Ｉにおいて、入力保護回路き初段
のインバータをへた稜信号処理回路で適当に高速処Ｍネ
れ、七の結果か最終段ノインパータから出力される。
この最Ｍ段のインバータの出力端子ｕ回路ｕ （ｌ’）
入力端子へ直接すなわちインターフェース葡介すること
な（＃［！している。従って、相補型鉦工ＳＦＩ？回路
（回路Ｉ）からの出カイぎ号げ直接工２Ｌ画路（回路■
）Ｋ人力賂れる。
入力端子へ直接すなわちインターフェース葡介すること
な（＃［！している。従って、相補型鉦工ＳＦＩ？回路
（回路Ｉ）からの出カイぎ号げ直接工２Ｌ画路（回路■
）Ｋ人力賂れる。
回１１８ＩＩは、例えばＱ、□、、ＰよびＱｘｌｌカニ
らなる１１段のインバータと、これに接続している信号
処理回路（図示ゼず）と、この出力２ｘａの外部に出力
するための最終段のＱｌ、ｌｌおよびＱｚｘｓからなる
インバータと負荷トランジスタＱＬとからなる。従って
、回路■からの出力け、回ｗＰＩｎＶｃおいて、初段の
インバータｒへて１ｇ号処理助略で適当に処理され、そ
の結果かＩＩｋ終段のインバータとＱＬとを介して工０
の外部に出方ちれる。
らなる１１段のインバータと、これに接続している信号
処理回路（図示ゼず）と、この出力２ｘａの外部に出力
するための最終段のＱｌ、ｌｌおよびＱｚｘｓからなる
インバータと負荷トランジスタＱＬとからなる。従って
、回路■からの出力け、回ｗＰＩｎＶｃおいて、初段の
インバータｒへて１ｇ号処理助略で適当に処理され、そ
の結果かＩＩｋ終段のインバータとＱＬとを介して工０
の外部に出方ちれる。
第４図は第３因の回路Ｉと回路■の接続部に対応するレ
イアウトの概略を示す平ｌ１ｉＯ図でるる。図中、一点
鎖線！ｌおよびＸｓによってできる断面Ｆｉ夫々第１図
の慎域恥および領域ｘ２に示されるものと同一である。
イアウトの概略を示す平ｌ１ｉＯ図でるる。図中、一点
鎖線！ｌおよびＸｓによってできる断面Ｆｉ夫々第１図
の慎域恥および領域ｘ２に示されるものと同一である。
また、第１図と同一の部分は同一の符号をもって示しで
ある。
ある。
このように、相補型ＭよりＦＨＴよりなる回路■と工０
の入力端とし、Ｉ”Ｌよりなる回路］倉工０の出力側と
するのは次のような理由による。丁なわち、相補型Ｍ工
８ＦＩｎＴ回路はＩ”Ｌ回路よりもＮＪ運でろシ、これ
を入カ鱒に置くことによって工０全体の高速化を図るこ
とかでき、父、ニー回路は相補型ＭＩ８１ＦＥＩＴ１ｇ
ｌ路と異なり電浦駆舶か可能なので、こ九ｔ−１ｆｊカ
１１４１１におけばファンアウトを多く取り得る、直接
他の工ａＺ駆動できる燐、植々σ）利点ｔ′得ることか
でき、ＩＣの鳥性能化に１効なためである。
の入力端とし、Ｉ”Ｌよりなる回路］倉工０の出力側と
するのは次のような理由による。丁なわち、相補型Ｍ工
８ＦＩｎＴ回路はＩ”Ｌ回路よりもＮＪ運でろシ、これ
を入カ鱒に置くことによって工０全体の高速化を図るこ
とかでき、父、ニー回路は相補型ＭＩ８１ＦＥＩＴ１ｇ
ｌ路と異なり電浦駆舶か可能なので、こ九ｔ−１ｆｊカ
１１４１１におけばファンアウトを多く取り得る、直接
他の工ａＺ駆動できる燐、植々σ）利点ｔ′得ることか
でき、ＩＣの鳥性能化に１効なためである。
ｔ７ｔ、回ｍｌトｌ！２１路■とをインターフェイス回
路なしで［警接綬できる理由は次のとおりである。
路なしで［警接綬できる理由は次のとおりである。
相４＠型Ｍ工８Ｆ］！Ｉ？回路からの出力範囲は電鍵電
圧Ｖｏｃ＝５７のとき出力ｔｉけ数ｌθμム、出力電圧
は約０〜５ｖであり、一方、Ｉ”Ｌ回路か許容する入力
範囲けｗｉが数１００μム程首まで電圧は十数Ｖまでで
ある。インターフェイス無シて′両者を接続した時の動
作は次のようになる。ｐチャネルＭ１８ Ｆ Ｉ Ｔ
Ｑｙｌｌ ２）” ”＊ ＱＭｌｌか０１？のとき
すなわち高レベル（約５７）のとき、電源Ｖ。０からＱ
Ｍｌｌを経てｘ′ｂ画路へ′岨流か渾ｎ、インバースト
ランジスタＱ１１８のペースの電位か上昇し−ＱＩ＋２
かＯＮ丁６つこれによジＩ’ＬのＪｔ７１段のインバー
タのｆｆ１７Ｊｆｌ低レベル（約ＯＶ）となる。電流路
は図中の矢印を刀のごとくになる。Ｑ工、１のエミッタ
［は工８Ｌバイアス回路ｆｌｉｔ−介しテｖ０ と同等の電位を接続しているので、ＱＭｌ、１Ｊ為ら工
２Ｌｔｌｌ！ｌ略へ諌れた電波の一部かｑ工、のコレク
タからベースへ澹れるかエミッタへは達しない。この逆
方同峨鉗り無を児できる。ｎチャネルＭ工８ＰＩＴＱ□
、ρ”Ｎ（ＱＭｊｌがＯＦ？〕のとき、丁なゎち低レベ
ル（約ｙｕ ｖ ）のとき、Ｑ工、８のベース電位ｒｊ
ｒｘ ｔｌ 修Ｊ６ＡｗＬ位となり、”Ｉ＋１＠’０
．１ＦＦして、Ｉ”Ｌの初段のインバータの出力は高レ
ベルとなる。
圧Ｖｏｃ＝５７のとき出力ｔｉけ数ｌθμム、出力電圧
は約０〜５ｖであり、一方、Ｉ”Ｌ回路か許容する入力
範囲けｗｉが数１００μム程首まで電圧は十数Ｖまでで
ある。インターフェイス無シて′両者を接続した時の動
作は次のようになる。ｐチャネルＭ１８ Ｆ Ｉ Ｔ
Ｑｙｌｌ ２）” ”＊ ＱＭｌｌか０１？のとき
すなわち高レベル（約５７）のとき、電源Ｖ。０からＱ
Ｍｌｌを経てｘ′ｂ画路へ′岨流か渾ｎ、インバースト
ランジスタＱ１１８のペースの電位か上昇し−ＱＩ＋２
かＯＮ丁６つこれによジＩ’ＬのＪｔ７１段のインバー
タのｆｆ１７Ｊｆｌ低レベル（約ＯＶ）となる。電流路
は図中の矢印を刀のごとくになる。Ｑ工、１のエミッタ
［は工８Ｌバイアス回路ｆｌｉｔ−介しテｖ０ と同等の電位を接続しているので、ＱＭｌ、１Ｊ為ら工
２Ｌｔｌｌ！ｌ略へ諌れた電波の一部かｑ工、のコレク
タからベースへ澹れるかエミッタへは達しない。この逆
方同峨鉗り無を児できる。ｎチャネルＭ工８ＰＩＴＱ□
、ρ”Ｎ（ＱＭｊｌがＯＦ？〕のとき、丁なゎち低レベ
ル（約ｙｕ ｖ ）のとき、Ｑ工、８のベース電位ｒｊ
ｒｘ ｔｌ 修Ｊ６ＡｗＬ位となり、”Ｉ＋１＠’０
．１ＦＦして、Ｉ”Ｌの初段のインバータの出力は高レ
ベルとなる。
電流ｗ！ＩＦｓ図中の矢印（２）のようＫなる。このと
きＩ”Ｌ回路から相補型Ｍ工ｌ１１ｍＦＩｉｆＴ回路へ
吸い込まれる電ｆＩＩけｑ□、のゲート。鴫とゲート長
の比Ｗ／Ｌｔ−適当に設定することで吸収できる、これ
らのことがら相補型Ｍ工８ ＰＫ’ｒ回路と工２Ｌ同略
きけインターフェイス無しでｌ［接Ｋｉ＃続できる。
きＩ”Ｌ回路から相補型Ｍ工ｌ１１ｍＦＩｉｆＴ回路へ
吸い込まれる電ｆＩＩけｑ□、のゲート。鴫とゲート長
の比Ｗ／Ｌｔ−適当に設定することで吸収できる、これ
らのことがら相補型Ｍ工８ ＰＫ’ｒ回路と工２Ｌ同略
きけインターフェイス無しでｌ［接Ｋｉ＃続できる。
以上述べたような実施例によれば、次のような効果【＃
／ることかｆきる。
／ることかｆきる。
（１） １１５回路とｐチャネルＭ工８７１丁とを夫
々別の半導体領域丁なわちウェル領域に１＃／−成した
ことにより、それぞれのウェル憤域毎に不純物衾度をコ
ントロールできる。このため、工２Ｌ回路を形成するウ
ェル領域ｔやや＾い不純物ａ厩とし、ｐチャネルＭ工８
１ＦＢＴｔ−形成するウェル領域を低不純物纜度にでき
るので、高速で低消費電力の工１Ｌ回路とより高速で為
集５ｌｌＩｆの相補型ＭＩ８］ＦｊＣＴ回路とを同−半
導体基板上に形成することかできる。従って、従来にな
い、高速、低消費電力、高集積という利点【備え友相備
型Ｍ工５ＦｊＣＴ−エ”ＬＸ○か得らカ、る。
々別の半導体領域丁なわちウェル領域に１＃／−成した
ことにより、それぞれのウェル憤域毎に不純物衾度をコ
ントロールできる。このため、工２Ｌ回路を形成するウ
ェル領域ｔやや＾い不純物ａ厩とし、ｐチャネルＭ工８
１ＦＢＴｔ−形成するウェル領域を低不純物纜度にでき
るので、高速で低消費電力の工１Ｌ回路とより高速で為
集５ｌｌＩｆの相補型ＭＩ８］ＦｊＣＴ回路とを同−半
導体基板上に形成することかできる。従って、従来にな
い、高速、低消費電力、高集積という利点【備え友相備
型Ｍ工５ＦｊＣＴ−エ”ＬＸ○か得らカ、る。
（２） 従来のようにｐチャネルＭＩ８ＦＩＴと工！
Ｌと２ｎ型工ピタキシヤル層内に設ける構造ではないた
め これらを設けるために必要だったア・インレージョ
ン角板か工費となる。丁なわち、ウェル軸板と半導体基
体とは逆バイアス又は同電位の関係にあるので、これら
の＠城ｔ４！！縁分離するだめのアイソレーション領域
は不費となり、七の分、集積度を向上できるう （３） Ｉ”Ｌ旧ｊ略ツメ成用のｎ型つェル慣域とｎ
チャネルＭＩ８ＰＦ！Ｔｔ−形成するｐ！Ｓ！エピタキ
シャル層及びｐ型基＠を同電位（Ｗ−地電位）Ｋ保持で
きるから、寄生バイホーラトランジスタの発生を殆んど
防止できる。従って、工０の偏軸度を向上ａぞることρ
為できる。また、例えば各半導体ＩＪＩ域間の距ｂｔｆ
分増る轡の畜生バイポーラトランジスタ対Ｔｈｐ為不ｗ
になるので、ＩＣ設計上の手間か／４けると共に集積度
ケ向上できる。
Ｌと２ｎ型工ピタキシヤル層内に設ける構造ではないた
め これらを設けるために必要だったア・インレージョ
ン角板か工費となる。丁なわち、ウェル軸板と半導体基
体とは逆バイアス又は同電位の関係にあるので、これら
の＠城ｔ４！！縁分離するだめのアイソレーション領域
は不費となり、七の分、集積度を向上できるう （３） Ｉ”Ｌ旧ｊ略ツメ成用のｎ型つェル慣域とｎ
チャネルＭＩ８ＰＦ！Ｔｔ−形成するｐ！Ｓ！エピタキ
シャル層及びｐ型基＠を同電位（Ｗ−地電位）Ｋ保持で
きるから、寄生バイホーラトランジスタの発生を殆んど
防止できる。従って、工０の偏軸度を向上ａぞることρ
為できる。また、例えば各半導体ＩＪＩ域間の距ｂｔｆ
分増る轡の畜生バイポーラトランジスタ対Ｔｈｐ為不ｗ
になるので、ＩＣ設計上の手間か／４けると共に集積度
ケ向上できる。
（４）相４４ＨＩ Ｍ Ｉ ａ ｐ ｍ Ｔ ｍｕトｘ
８Ｌ回路トノ（ｂｌツインターフェイスを省略し１藉す
ることによって、チップ面積を低減し設計の簡略化か計
れる。
８Ｌ回路トノ（ｂｌツインターフェイスを省略し１藉す
ることによって、チップ面積を低減し設計の簡略化か計
れる。
（５）相補型Ｍ工８！ＦｆｉＴ［ｇｌ略は工２Ｌ回路よ
り高速なので、これを入力−におくことでＩ０全体會高
速化でき、父工２Ｌ回路會出力ｉ＃ｌにおくことで７ア
ンアウトか多くとれ、また、他の素子ｔ−直接に駆動で
きる。
り高速なので、これを入力−におくことでＩ０全体會高
速化でき、父工２Ｌ回路會出力ｉ＃ｌにおくことで７ア
ンアウトか多くとれ、また、他の素子ｔ−直接に駆動で
きる。
（６）第３図及び第５図に示すように、工１Ｌ回路の最
終出力段にプル了ツブ抵抗に等価なｉｉｌ＃）ランジス
タＱＬｔ−設けたことによって、ＩＯの出力特性を大き
く改善している。すなわち、このＧＬＬｔｌ［ることで
、ｔｉｔ Ｉ Ｏ外付け プル了ツブ抵抗カＳ工費とな
り、他のトランジスタ、ＩＣ等へ直接に僧続でき工０か
利用し易くなる、ｌｂｌ他のＩ（３會駆動する能力か大
（７了ンア・ウドが大）となる、（６）プル了ツブ抵抗
を用いる場合に生ずる電源電圧ｖｏｏの慣か大きくな′
るにつれて大きな抵抗−ｌ）も＜２）ｉｆ用するため抵
抗での消費電力か大きくなってしｌうという欠ａｔ解消
できる等の利点に倚ることかでき心。また、このＱＬは
、第５図にそのレイ了ウドの概略會示すように、ＸＲＬ
ηλ形成されているｎ型ウェル−域３内にｐ 型領域４
０會油のｐ＋型物に６と同時に＃けることによって、こ
の領域４０とインジェクタ領域５とによって構成芒れる
ｐｎｐラテラルトランジスタとして製造条件、プロセス
を変更することなく、ま７ｔ（般針土格別の配油なしに
８島に構成することかできる。
終出力段にプル了ツブ抵抗に等価なｉｉｌ＃）ランジス
タＱＬｔ−設けたことによって、ＩＯの出力特性を大き
く改善している。すなわち、このＧＬＬｔｌ［ることで
、ｔｉｔ Ｉ Ｏ外付け プル了ツブ抵抗カＳ工費とな
り、他のトランジスタ、ＩＣ等へ直接に僧続でき工０か
利用し易くなる、ｌｂｌ他のＩ（３會駆動する能力か大
（７了ンア・ウドが大）となる、（６）プル了ツブ抵抗
を用いる場合に生ずる電源電圧ｖｏｏの慣か大きくな′
るにつれて大きな抵抗−ｌ）も＜２）ｉｆ用するため抵
抗での消費電力か大きくなってしｌうという欠ａｔ解消
できる等の利点に倚ることかでき心。また、このＱＬは
、第５図にそのレイ了ウドの概略會示すように、ＸＲＬ
ηλ形成されているｎ型ウェル−域３内にｐ 型領域４
０會油のｐ＋型物に６と同時に＃けることによって、こ
の領域４０とインジェクタ領域５とによって構成芒れる
ｐｎｐラテラルトランジスタとして製造条件、プロセス
を変更することなく、ま７ｔ（般針土格別の配油なしに
８島に構成することかできる。
（７） 工２Ｌ回開のネ刀段のＱｌｌ、への電流（Ｑ
□１・Ｑ工、から矢印■て゛示す如く＃入する）倉大き
くで＠％ Ｑ工目Ｕ’１ｆＪＪｆＦ−τ島畑にでき、相
補型ＭＩＳＩＦＫＴ画路から■！Ｌ回路へ信号か伝達ち
れるときの周波数ロスズノ＾なくなる。
□１・Ｑ工、から矢印■て゛示す如く＃入する）倉大き
くで＠％ Ｑ工目Ｕ’１ｆＪＪｆＦ−τ島畑にでき、相
補型ＭＩＳＩＦＫＴ画路から■！Ｌ回路へ信号か伝達ち
れるときの周波数ロスズノ＾なくなる。
Ｘ発明は上述の実施例に限定されないつ１６図は本発明
の他の実施例を示す図である。
の他の実施例を示す図である。
同図において、上述の第１の実施力と同一の部分は同一
の符号？もって示しである。
の符号？もって示しである。
この実施力は、鮎ｌの賃施例において、工２Ｌ回路の紡
績のインバータのラテラルトランジスタＱ工ｒ ＋ ’
ｉ ｄ＠（Ｑ、 Ｉ、、に対するインジェクタを省略
）しπ例ｔか丁ものであり、この部分以外の構成は隅ｌ
の実施例ｉ同一のものでめも。
績のインバータのラテラルトランジスタＱ工ｒ ＋ ’
ｉ ｄ＠（Ｑ、 Ｉ、、に対するインジェクタを省略
）しπ例ｔか丁ものであり、この部分以外の構成は隅ｌ
の実施例ｉ同一のものでめも。
この工０の相補型ＭＩ８νＭＴ回路Ｉと（３”Ｌ回路■
との接続部での動作ｔａ明すると、ｐチャネルＭ工５１
ＩＦ ｉｔ Ｔ ＱＭ、、＠１０３１ （ＱＭ、、か
０ＦＦ）のと＠ｕＶｏ□からＱ□、′ｔ″弁して工２Ｌ
へ電流か流れ一インバーストランジスタＱ？ｓのベース
電位か上昇する。そこでＱ工１．かＯＷＬ、、Ｑ□７．
からなる初段のインバータの出力は低レベルとなる。電
渡路はｖｏｏからＱＭＩ ＋ ＋ Ｑ Ｈ＊ ｋＭ ”
Ｃ接ｔｌ１４ ％位へ至；ｂ。
との接続部での動作ｔａ明すると、ｐチャネルＭ工５１
ＩＦ ｉｔ Ｔ ＱＭ、、＠１０３１ （ＱＭ、、か
０ＦＦ）のと＠ｕＶｏ□からＱ□、′ｔ″弁して工２Ｌ
へ電流か流れ一インバーストランジスタＱ？ｓのベース
電位か上昇する。そこでＱ工１．かＯＷＬ、、Ｑ□７．
からなる初段のインバータの出力は低レベルとなる。電
渡路はｖｏｏからＱＭＩ ＋ ＋ Ｑ Ｈ＊ ｋＭ ”
Ｃ接ｔｌ１４ ％位へ至；ｂ。
逆ｆ（：、ｎチャネＪｌ／Ｍ工８ Ｐ Ｋ Ｔ ＱＭＩ
２，１）”ＯＮ（ＱＭＩＩかｏｙｐ ）のとき、Ｑ□、
、のベースから（□、？弁じてＧＮＤへ放電１１１流が
訛れ、Ｑ工Ｉｔｃ／）ベース電位は接地ａ位とは＃よ同
電位となる。この結果、Ｑ、、＊が０ＦＩＦ Ｌ、籾数
のインバータの出力は＾レベルとなる。従って、このと
きの電流は放磁電流か９□１゜からＱ□、？介して接地
電位側へ流れるのみてあり定常電＠ｒｉない。
２，１）”ＯＮ（ＱＭＩＩかｏｙｐ ）のとき、Ｑ□、
、のベースから（□、？弁じてＧＮＤへ放電１１１流が
訛れ、Ｑ工Ｉｔｃ／）ベース電位は接地ａ位とは＃よ同
電位となる。この結果、Ｑ、、＊が０ＦＩＦ Ｌ、籾数
のインバータの出力は＾レベルとなる。従って、このと
きの電流は放磁電流か９□１゜からＱ□、？介して接地
電位側へ流れるのみてあり定常電＠ｒｉない。
この実施例によっても、第１の実施例の効釆１０〜（６
）と同一の効釆か得られる、芒らにＱＭｌ、カＯＭした
とき、工３Ｌの初段では定常１ｔｔ！ｔρ為な７ｈので
七〇分消費電力を低減で＠る。
）と同一の効釆か得られる、芒らにＱＭｌ、カＯＭした
とき、工３Ｌの初段では定常１ｔｔ！ｔρ為な７ｈので
七〇分消費電力を低減で＠る。
ＩＮ７図は本発明のさらに他の実施例を示す図である。
同図において、上述の第１の実施例と同一の部分は同一
の符号をもって示す。
の符号をもって示す。
この実施例は、先述の＃１の実施例において、相補型Ｍ
Ｉ日ＰＩＣ？回路の最終段のインノ（−夕のｐチャネル
ＭＩ８ＰＩｉＴＱ、、、會省略した例であり、これ以外
の構成は第１の実施例と同一のものでめる。このＩＣの
相禰型Ｍ工ｓｙ嶌Ｔ回路ｌとすＬ回路皿との接続部での
動作を鰭明すると、ｐチャネルＭ工８ＦＫＴＱＭ１ｔが
０？１のとき、ラテラルトランジス−タＱ□、から相補
型Ｍ工Ｅｌ？ｌ Ｔ回路墓への電ｔＮ帖はつくられず％
ＱＩＩＩη為飽和する。
Ｉ日ＰＩＣ？回路の最終段のインノ（−夕のｐチャネル
ＭＩ８ＰＩｉＴＱ、、、會省略した例であり、これ以外
の構成は第１の実施例と同一のものでめる。このＩＣの
相禰型Ｍ工ｓｙ嶌Ｔ回路ｌとすＬ回路皿との接続部での
動作を鰭明すると、ｐチャネルＭ工８ＦＫＴＱＭ１ｔが
０？１のとき、ラテラルトランジス−タＱ□、から相補
型Ｍ工Ｅｌ？ｌ Ｔ回路墓への電ｔＮ帖はつくられず％
ＱＩＩＩη為飽和する。
そこでＱ工３．のベース電位か上昇してＱｘｌｌｇｓＯ
Ｎし、初段のインバータの出刃は低レベルとなる。
Ｎし、初段のインバータの出刃は低レベルとなる。
ＷＬＷｔ紬汀Ｖ。。から工ＮＬバイ了ス１鮎ＬＱ□１１
゜ＱＩＩ、ｋＭ″′Ｃ薪地区位へ至る。ｎチャネルＭ工
８１蔦Ｔ Ｑ、Ｍｓ＊がＯＮのときは第ｌの実施例と１
１ｉＪ −（２）−作【するｎＣの実施例によっても第
１の実施例の効果＋１）〜（６）と四−の効果た得られ
る。
゜ＱＩＩ、ｋＭ″′Ｃ薪地区位へ至る。ｎチャネルＭ工
８１蔦Ｔ Ｑ、Ｍｓ＊がＯＮのときは第ｌの実施例と１
１ｉＪ −（２）−作【するｎＣの実施例によっても第
１の実施例の効果＋１）〜（６）と四−の効果た得られ
る。
本発明は上述の実施例の他にも糧々の変形かｃＱ能であ
る。例えば、上述の実施例においてｎ＋型の埋込層１６
の形成を省略してもよい。この場合は、名ら忙ｐ型のエ
ピタキシャル層２を形成ゼずに、ｐ−型シリコン基板１
内にｎ型ウェル１１Ｍ３および４を形成するようにして
もよい。また １１Ｌ形成用の高不純物濃度のｎ型つェ
ルＩＪｌ緘３の形成法として、ｐチャネルＭ工８ＦＥ’
ｒ形成用のｎ型ウェル領域４の形成時に同時にイオン打
込みした後、ウェルｆＩ塚４１にマスクで釉い再度ウェ
ル領域３にイオン打込みするという方法ｔとってもよい
。こしＦｉ動序を逆にして行ってもよい。さらに、各半
導体懺域【逆導電型にｔｉ１１′ｆ！換えることも可能
である。
る。例えば、上述の実施例においてｎ＋型の埋込層１６
の形成を省略してもよい。この場合は、名ら忙ｐ型のエ
ピタキシャル層２を形成ゼずに、ｐ−型シリコン基板１
内にｎ型ウェル１１Ｍ３および４を形成するようにして
もよい。また １１Ｌ形成用の高不純物濃度のｎ型つェ
ルＩＪｌ緘３の形成法として、ｐチャネルＭ工８ＦＥ’
ｒ形成用のｎ型ウェル領域４の形成時に同時にイオン打
込みした後、ウェルｆＩ塚４１にマスクで釉い再度ウェ
ル領域３にイオン打込みするという方法ｔとってもよい
。こしＦｉ動序を逆にして行ってもよい。さらに、各半
導体懺域【逆導電型にｔｉ１１′ｆ！換えることも可能
である。
第８図は本発明による相補型ＭＩ８Ｆｍｌ−工宜り工０
のさらに他の実施例を示すものである。この実７Ｉｌカ
は、既述した実施例とは異なり、工２Ｌを＆＆上に成長
させたエピタキシャル層内に設σ、やはりエピタキシャ
ル層内にｎチャネルＭＩＳＰ１１ｉＴ′に設け、Ｘ”Ｌ
を設ける部分のエピタキシャル層の不純９Ｂ濃度を部分
的に高一度に変化δぜている。丁なわち、既述の１ｊ！
施例におけるウェルｇＪｌ緘に相当する半導体領域とし
て互いに絶縁分離したエピタキシャル層會用い、その不
純＊ａ度を変化δゼていることがｑ＃像である。
のさらに他の実施例を示すものである。この実７Ｉｌカ
は、既述した実施例とは異なり、工２Ｌを＆＆上に成長
させたエピタキシャル層内に設σ、やはりエピタキシャ
ル層内にｎチャネルＭＩＳＰ１１ｉＴ′に設け、Ｘ”Ｌ
を設ける部分のエピタキシャル層の不純９Ｂ濃度を部分
的に高一度に変化δぜている。丁なわち、既述の１ｊ！
施例におけるウェルｇＪｌ緘に相当する半導体領域とし
て互いに絶縁分離したエピタキシャル層會用い、その不
純＊ａ度を変化δゼていることがｑ＃像である。
同図に示すように、本実施例で汀、低不純＠濃度のｎ−
型Ｂ１基根５１上に低不純Ｖ＃質のｐ−型エピタキシャ
ル層５２を成長芒ぜたものを基体として用いている。ヤ
して、このｐ−型エピタキシャル層５２けｎ型アイソレ
ーション領域６２によって相補型Ｍよりｌ！ＢＴ會設け
るべｌ！佃域Ｘ。
型Ｂ１基根５１上に低不純Ｖ＃質のｐ−型エピタキシャ
ル層５２を成長芒ぜたものを基体として用いている。ヤ
して、このｐ−型エピタキシャル層５２けｎ型アイソレ
ーション領域６２によって相補型Ｍよりｌ！ＢＴ會設け
るべｌ！佃域Ｘ。
とＩ”Ｌｌｒ：設けるべｌ！＠城！、とに互いに絶縁分
離されているう領域！、の低不純物ａ１度のｐ−型エピ
タキシャル層５２の一部５３はイオン打込みＶＣよって
導入されたｐ型不純？ｌ ？ｌＪえはボロンによって不
純物一度か島められている。この領域５３内Ｋｎ＋型イ
ンジエクタ領域５８とｐ＋型コレクタ智域６１、ｎ＋型
型ベース職域５９ニオツタ電極引出し層６０およびエミ
ッタ領域５２からなるイン六−ストランジスタと１−形
成することによってＩ”ＬｉＨ形成している。一方、領
域ｘ１の低不純物８度のエピタキシャル層５２内には、
ｎ 型ンース、ドレイン領域５６、ゲート絶縁ＩＩ！６
６およびゲート電極である多結晶シリコン−６７からな
るｎチャネルＭＩ８１ＦＩＣＴと、ｎ型つニ＆ １ｊ１
１！Ｉ５４内に設は几ｐ＋型ンース、ドレイン＠斌５７
、ゲート絶縁ｊ［６３およびゲート電極である多結晶シ
リコン層６４からなるｐチャネルＭ工ｓ］ＦＥＴとｔ形
成することによって相補型ＭＩ８Ｆ］ｅＴｋ形成してい
る。
離されているう領域！、の低不純物ａ１度のｐ−型エピ
タキシャル層５２の一部５３はイオン打込みＶＣよって
導入されたｐ型不純？ｌ ？ｌＪえはボロンによって不
純物一度か島められている。この領域５３内Ｋｎ＋型イ
ンジエクタ領域５８とｐ＋型コレクタ智域６１、ｎ＋型
型ベース職域５９ニオツタ電極引出し層６０およびエミ
ッタ領域５２からなるイン六−ストランジスタと１−形
成することによってＩ”ＬｉＨ形成している。一方、領
域ｘ１の低不純物８度のエピタキシャル層５２内には、
ｎ 型ンース、ドレイン領域５６、ゲート絶縁ＩＩ！６
６およびゲート電極である多結晶シリコン−６７からな
るｎチャネルＭＩ８１ＦＩＣＴと、ｎ型つニ＆ １ｊ１
１！Ｉ５４内に設は几ｐ＋型ンース、ドレイン＠斌５７
、ゲート絶縁ｊ［６３およびゲート電極である多結晶シ
リコン層６４からなるｐチャネルＭ工ｓ］ＦＥＴとｔ形
成することによって相補型ＭＩ８Ｆ］ｅＴｋ形成してい
る。
この実施例によっても、鞘１の実施例と同様に、より高
速で高集積度の相補型Ｍ工８１ＦＩＴ回路と高速で欽消
費電刀の工８Ｌとを同一基板上に形成で！！為。この利
点を十分に活か丁ためＫＦｉ、茶９図に示すような接続
形ＩＩか望ましい。
速で高集積度の相補型Ｍ工８１ＦＩＴ回路と高速で欽消
費電刀の工８Ｌとを同一基板上に形成で！！為。この利
点を十分に活か丁ためＫＦｉ、茶９図に示すような接続
形ＩＩか望ましい。
第９図において、”１１１ ”””は第３図におけるｑ
工３．・・・・・・に対応するトランジスタであり、そ
れらと逆導電型であることｔ示している。このため第３
図とは電位関佛も逆になっている。丁なわち、インバー
ストランジスタＱｌ１１のコレクタ（エビタ牟シャルＪ
曽５２）は工１Ｌパイ了ス１１１！ｌ略１ｕｔ−経て供
給される０、了りの電位ｔ−肩し、これと同一１ｊ緘（
エピタキシャル層５２）であるラテラルトランジスタＱ
Ｉ１１のエミッタのベースも工８Ｌバイアス回路出から
供給される０、７ｖの電位１を肩している。
工３．・・・・・・に対応するトランジスタであり、そ
れらと逆導電型であることｔ示している。このため第３
図とは電位関佛も逆になっている。丁なわち、インバー
ストランジスタＱｌ１１のコレクタ（エビタ牟シャルＪ
曽５２）は工１Ｌパイ了ス１１１！ｌ略１ｕｔ−経て供
給される０、了りの電位ｔ−肩し、これと同一１ｊ緘（
エピタキシャル層５２）であるラテラルトランジスタＱ
Ｉ１１のエミッタのベースも工８Ｌバイアス回路出から
供給される０、７ｖの電位１を肩している。
一方、ラテラルトランジスタＱＩＩＩのエミッタである
インジェクタ領域は接地逼れている。なお、相補型Ｍ工
８ＦＥｉＴの形成δれている領域！１のｐ−型エピタキ
シャル層の電位は接地電位である。このため第８図に示
すようＫｎ−型半導体基板５１トレ型了インレージヨン
層６２によってｐ型エピタキシャル層５２を分離するの
である。
インジェクタ領域は接地逼れている。なお、相補型Ｍ工
８ＦＥｉＴの形成δれている領域！１のｐ−型エピタキ
シャル層の電位は接地電位である。このため第８図に示
すようＫｎ−型半導体基板５１トレ型了インレージヨン
層６２によってｐ型エピタキシャル層５２を分離するの
である。
この工０の相癩型ＭＩ８？ＩＣＴ回路夏と１１５回路Ｕ
との接続部での動作全般明する。ｐチャネルＭ Ｉ Ｂ
Ｆ Ｉｔ Ｔ Ｑ、、、、 ；６ａＯＮ （Ｑ、、、
はｏｙｙ）のとき、Ｑｌｌｌのペース鑞付は０．７ｖよ
り上昇し、Ｑ舊か０ＩＦＦＩＣなって工ＩＬの初段のイ
ンバータの出刃ｒｉ高レベルとなる。ｎチャネルＭＩ８
７１ＴＱ□、か０Ｎ（Ｑ□１かＯＦ？）のとき、Ｑ７古
のベースにほぼ接地電位となり、Ｑ１八かＯＮＬ、、初
段のインバータの出刃は低レベルとなる。電諏路は工Ｉ
Ｉ、回路からＱ、ｒ凸’ ＱＭＩＩ ｔ−経て接地電位
に至る。この実施例によれば第１の実施例の効果（１）
、（４）、（５）および１６）と同一の効果か得られる
。
との接続部での動作全般明する。ｐチャネルＭ Ｉ Ｂ
Ｆ Ｉｔ Ｔ Ｑ、、、、 ；６ａＯＮ （Ｑ、、、
はｏｙｙ）のとき、Ｑｌｌｌのペース鑞付は０．７ｖよ
り上昇し、Ｑ舊か０ＩＦＦＩＣなって工ＩＬの初段のイ
ンバータの出刃ｒｉ高レベルとなる。ｎチャネルＭＩ８
７１ＴＱ□、か０Ｎ（Ｑ□１かＯＦ？）のとき、Ｑ７古
のベースにほぼ接地電位となり、Ｑ１八かＯＮＬ、、初
段のインバータの出刃は低レベルとなる。電諏路は工Ｉ
Ｉ、回路からＱ、ｒ凸’ ＱＭＩＩ ｔ−経て接地電位
に至る。この実施例によれば第１の実施例の効果（１）
、（４）、（５）および１６）と同一の効果か得られる
。
第１図は本発明の第１の実施例であるＩＯの断面図、第
２Ａ図〜第２Ｈ図は第１図のＩＣの製造プロセスを示す
工程断面図、銅３図は第１ｒ）実施例の概略回路図、第
４図は第３図の一部に対応する平面図、第、５図は負荷
トランジスタ部の平ｆ７Ｕ図、第６図は本発明の第２の
実施例を示す回路図、第７図Ｆｉ纂３の実施例を示す回
路図、第８図は本発明の第４の１！施例である工０の断
面図、８ｇ９図はＩｎ２の実施例の概略回路図である。 ｌ・・・ｐ−型シリコン基板、２・・・ｐ−型エピタキ
シャル層、３・・・工ＩＬｔ設けるためのｎ型つェル領
域、４・・・ｐチャネルＭ工８ＦｍＴｔ−設けるための
ｎｒｌｉウェル曽域、５・・・ｐ 型インジェクター域
、６・・・ｐ＋型ペース領域、７・・・ｎ＋型コレクタ
餉領域９・・・ｐ 型ソース、ドレイン−域、ＩＬｌ・
・・ｎｍｌソース、ドレイン領域、５１・・・ｎｆ７シ
リコン基徐、５２・・・・・・ｐ−エピタキシャル層、
５３・・・不純物濃度を高められたエピタキシャル層、
５８・・・ｎ＋型インジェクタ領壊、５９・・・ｎ＋型
ペース領域、６１・・・ｐ＋型コレクタ領域、５６・・
・ｎ 型ソーｘ 、 ｓｖイン領ｔｔＲ１５７・・・ｐ
型ソース、ドレイン領域。 第 ３ 図 第 ｔｌ 図 第 ５ 図 第 ６ 図
２Ａ図〜第２Ｈ図は第１図のＩＣの製造プロセスを示す
工程断面図、銅３図は第１ｒ）実施例の概略回路図、第
４図は第３図の一部に対応する平面図、第、５図は負荷
トランジスタ部の平ｆ７Ｕ図、第６図は本発明の第２の
実施例を示す回路図、第７図Ｆｉ纂３の実施例を示す回
路図、第８図は本発明の第４の１！施例である工０の断
面図、８ｇ９図はＩｎ２の実施例の概略回路図である。 ｌ・・・ｐ−型シリコン基板、２・・・ｐ−型エピタキ
シャル層、３・・・工ＩＬｔ設けるためのｎ型つェル領
域、４・・・ｐチャネルＭ工８ＦｍＴｔ−設けるための
ｎｒｌｉウェル曽域、５・・・ｐ 型インジェクター域
、６・・・ｐ＋型ペース領域、７・・・ｎ＋型コレクタ
餉領域９・・・ｐ 型ソース、ドレイン−域、ＩＬｌ・
・・ｎｍｌソース、ドレイン領域、５１・・・ｎｆ７シ
リコン基徐、５２・・・・・・ｐ−エピタキシャル層、
５３・・・不純物濃度を高められたエピタキシャル層、
５８・・・ｎ＋型インジェクタ領壊、５９・・・ｎ＋型
ペース領域、６１・・・ｐ＋型コレクタ領域、５６・・
・ｎ 型ソーｘ 、 ｓｖイン領ｔｔＲ１５７・・・ｐ
型ソース、ドレイン領域。 第 ３ 図 第 ｔｌ 図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、一つの主導体基体に１集積注入論理よりなる第１の
回路と、相補型の絶縁ゲート型電界効果トランジスタよ
シなる第２の回路とｔ−肩する半導体集積回路装置にお
いて、前記第１の回路の一部を構成する第１導電型のイ
ンジェクタｍＶおよびインバーストランジスタのベース
領域會その内部に形成する几め［１１１１紀牛導体基体
内に設けられた第２導電型の第１の半導体領域の不純＠
−＆１．前記第２の回路の一部を構成する第１導畜型の
ソース、ドレイン領塘會肩する絶縁ゲート型電界効果ト
ランジスタを形成するために罰記牛纒体基体内に設けら
れた第２導電型の第２の半導体領砿の不純物濃度よりも
大きくし友ことｔ％値とする半導体集積回路装置。 ２、前記第１および第２の半導体領域は、前記主導体基
体表面から基体内に導入された不純物によって形成ちれ
たウェルＩＪＩ埴であることｔ−特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。 ３、前記主導体基体は第１導１型の半導体基板と、この
上に設けられ九第１導電型のエピタキシャル層からなる
ことｔ％値とする特許請求の範囲第２項記載の半導体集
積回路装置、 ４、前記！１導１型にＰ型であること全物像とする特許
請求の範囲第１ＪＩＪｇｒ２敞の半導体集積回路装置。 ５、＠配路２の回路および第１の回路は、夫々、半導体
集積回路装置の人力−および出力ＩｍＫｍ直配れており
、前記第２の回路の出力か直接前記第１の回ｗ！Ｉに入
力されていることｔ神像とする特許請求の軛白第１稠配
畝の半導体集積回路装置。
Priority Applications (14)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149433A JPS5851561A (ja) | 1981-09-24 | 1981-09-24 | 半導体集積回路装置 |
| IT23326/82A IT1153730B (it) | 1981-09-24 | 1982-09-17 | Dispositivi a circuito integrato a semiconduttori e procedimento per la loro fabbricazione |
| FR8215875A FR2514200A1 (fr) | 1981-09-24 | 1982-09-21 | Dispositif possedant un circuit a transistors a effet de champs a grille isolee complementaire et un circuit logique integre a injection sur le meme substrat semi-conducteur, ainsi que son procede de fabrication |
| GB08227060A GB2107117B (en) | 1981-09-24 | 1982-09-22 | Semiconductor integrated circuit devices |
| DE19823235409 DE3235409A1 (de) | 1981-09-24 | 1982-09-24 | Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung |
| FR8318617A FR2533367B1 (fr) | 1981-09-24 | 1983-11-23 | Procede de fabrication d'un dispositif possedant un circuit a transistors a effet de champs a grille isolee complementaire et un circuit logique integre a injection sur le meme substrat semiconducteur |
| GB08502454A GB2154061B (en) | 1981-09-24 | 1985-01-31 | Methods of manufacturing semiconductor circuit devices |
| GB08502453A GB2154060B (en) | 1981-09-24 | 1985-01-31 | Semiconductor integrated circuit devices |
| SG40887A SG40887G (en) | 1981-09-24 | 1987-05-06 | Semiconductor integrated circuit devices and method of manufacturing the same |
| SG40987A SG40987G (en) | 1981-09-24 | 1987-05-06 | Methods of manufacturing semiconductor circuit devices |
| HK691/87A HK69187A (en) | 1981-09-24 | 1987-09-24 | Semiconductor integrated circuit devices and method of manufacturing the same |
| HK698/87A HK69887A (en) | 1981-09-24 | 1987-09-24 | Methods of manufacturing semiconductor circuit devices |
| MY648/87A MY8700648A (en) | 1981-09-24 | 1987-12-30 | Methods of manufacturing semiconductor circuit devices |
| MY644/87A MY8700644A (en) | 1981-09-24 | 1987-12-30 | Semiconductor integrated circuit devices and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149433A JPS5851561A (ja) | 1981-09-24 | 1981-09-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851561A true JPS5851561A (ja) | 1983-03-26 |
Family
ID=15474999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149433A Pending JPS5851561A (ja) | 1981-09-24 | 1981-09-24 | 半導体集積回路装置 |
Country Status (8)
| Country | Link |
|---|---|
| JP (1) | JPS5851561A (ja) |
| DE (1) | DE3235409A1 (ja) |
| FR (2) | FR2514200A1 (ja) |
| GB (3) | GB2107117B (ja) |
| HK (2) | HK69887A (ja) |
| IT (1) | IT1153730B (ja) |
| MY (1) | MY8700644A (ja) |
| SG (1) | SG40887G (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253261A (ja) * | 1984-05-29 | 1985-12-13 | Clarion Co Ltd | Ｉｉｌ素子を含む集積回路 |
| JPH0387403A (ja) * | 1989-08-31 | 1991-04-12 | Mitsubishi Electric Corp | 融雪装置 |
| JPH03235802A (ja) * | 1990-02-14 | 1991-10-21 | Mitsubishi Electric Corp | 融雪装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955052A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| KR920015363A (ko) * | 1991-01-22 | 1992-08-26 | 김광호 | Ttl 입력 버퍼회로 |
Citations (3)
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| JPS5611661A (en) * | 1979-07-09 | 1981-02-05 | Sankyo Seiki Mfg Co Ltd | Magnetic card reader of normal card containing type |
| JPS56116661A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3594241A (en) * | 1968-01-11 | 1971-07-20 | Tektronix Inc | Monolithic integrated circuit including field effect transistors and bipolar transistors,and method of making |
| IT947674B (it) * | 1971-04-28 | 1973-05-30 | Ibm | Tecnica di diffusione epitassiale per la fabbricazione di transisto ri bipolari e transistori fet |
| JPS52156580A (en) * | 1976-06-23 | 1977-12-27 | Hitachi Ltd | Semiconductor integrated circuit device and its production |
| US4258379A (en) * | 1978-09-25 | 1981-03-24 | Hitachi, Ltd. | IIL With in and outdiffused emitter pocket |
| US4429326A (en) * | 1978-11-29 | 1984-01-31 | Hitachi, Ltd. | I2 L Memory with nonvolatile storage |
-
1981
- 1981-09-24 JP JP56149433A patent/JPS5851561A/ja active Pending
-
1982
- 1982-09-17 IT IT23326/82A patent/IT1153730B/it active
- 1982-09-21 FR FR8215875A patent/FR2514200A1/fr active Granted
- 1982-09-22 GB GB08227060A patent/GB2107117B/en not_active Expired
- 1982-09-24 DE DE19823235409 patent/DE3235409A1/de not_active Withdrawn
-
1983
- 1983-11-23 FR FR8318617A patent/FR2533367B1/fr not_active Expired
-
1985
- 1985-01-31 GB GB08502453A patent/GB2154060B/en not_active Expired
- 1985-01-31 GB GB08502454A patent/GB2154061B/en not_active Expired
-
1987
- 1987-05-06 SG SG40887A patent/SG40887G/en unknown
- 1987-09-24 HK HK698/87A patent/HK69887A/xx unknown
- 1987-09-24 HK HK691/87A patent/HK69187A/xx unknown
- 1987-12-30 MY MY644/87A patent/MY8700644A/xx unknown
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117086A (en) * | 1976-03-29 | 1977-10-01 | Sharp Corp | Semiconductor device for touch type switch |
| JPS5611661A (en) * | 1979-07-09 | 1981-02-05 | Sankyo Seiki Mfg Co Ltd | Magnetic card reader of normal card containing type |
| JPS56116661A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
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| JPH0387403A (ja) * | 1989-08-31 | 1991-04-12 | Mitsubishi Electric Corp | 融雪装置 |
| JPH03235802A (ja) * | 1990-02-14 | 1991-10-21 | Mitsubishi Electric Corp | 融雪装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2154060B (en) | 1986-05-14 |
| IT8223326A0 (it) | 1982-09-17 |
| GB2107117B (en) | 1986-04-09 |
| DE3235409A1 (de) | 1983-04-14 |
| HK69887A (en) | 1987-10-02 |
| IT1153730B (it) | 1987-01-14 |
| HK69187A (en) | 1987-10-02 |
| FR2533367B1 (fr) | 1986-01-24 |
| GB8502453D0 (en) | 1985-03-06 |
| GB8502454D0 (en) | 1985-03-06 |
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| FR2533367A1 (fr) | 1984-03-23 |
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