JPS5851624A - 論理回路 - Google Patents
論理回路Info
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- JPS5851624A JPS5851624A JP56150979A JP15097981A JPS5851624A JP S5851624 A JPS5851624 A JP S5851624A JP 56150979 A JP56150979 A JP 56150979A JP 15097981 A JP15097981 A JP 15097981A JP S5851624 A JPS5851624 A JP S5851624A
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- Japan
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- logic
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理回路に関し％特ＫＮ形およびＰ形のトラン
ジスタによりて相補形に構成され九論理回路に関する。
ジスタによりて相補形に構成され九論理回路に関する。
論理回路には多種類の回路が使用されて−るが、近年は
ＩＣ化された論理回路が主流を占めるようになりてきて
−る。ＩＣ１−ｍｍて論理回路を構成する場合に社集積
度を上げることが比較的容易でありまた出力がオン、オ
フいずれの状態であっても比較的低−出力イ／ビーダ／
スが得られるために次段の設計が容易であるなどの理由
によ２て相補形に構成された論理回路が使用されること
が多い。
ＩＣ化された論理回路が主流を占めるようになりてきて
−る。ＩＣ１−ｍｍて論理回路を構成する場合に社集積
度を上げることが比較的容易でありまた出力がオン、オ
フいずれの状態であっても比較的低−出力イ／ビーダ／
スが得られるために次段の設計が容易であるなどの理由
によ２て相補形に構成された論理回路が使用されること
が多い。
第１図は従来のＣ−ＭＯ８で構成した論理回路の一飼の
回路図である。
回路図である。
この例の論理回路はＸ−Ａ−Ｂ＋Ｃ−Ｄ・Ｅなる成る一
つの論＠（以下第１の論理と称する）を満足するように
組んだ二／ハ／スメ／ト形ＭＯ８トランジスタＱ、Ａ−
Ｑ□によるＰ形トラ／ジスタ回路１１と、このトランジ
スタ回路１１と相補な関係を持つように組んだ二／ノ１
ンスメント形ＭＯβトランジスタＱＮＡ ”−ＱＮＩに
よるＮ形トラ／ジスタ回路１２とから成り、Ｐ形トラ／
ジスタ回路１１とＮ形トラ／ジスタ回路１２とは電源端
子１５と基準電位端子１６との間に直列に接続されその
節点轄論理出力端子１４に接続されており、論理人力Ａ
−ＥはそれぞれＰ形およびＮ形トランジスタ回路１１．
１２内のトランジスタＱＰＡ〜ＱＦＩ ＃ ＱＮＡ −
ＱＮＩＢのゲートに接続されて第１の論１１Ｘ＝Ａ −
Ｂ＋Ｃ−Ｄ −Ｅｔ−満足スル相１形論理回路を構成し
ている。
つの論＠（以下第１の論理と称する）を満足するように
組んだ二／ハ／スメ／ト形ＭＯ８トランジスタＱ、Ａ−
Ｑ□によるＰ形トラ／ジスタ回路１１と、このトランジ
スタ回路１１と相補な関係を持つように組んだ二／ノ１
ンスメント形ＭＯβトランジスタＱＮＡ ”−ＱＮＩに
よるＮ形トラ／ジスタ回路１２とから成り、Ｐ形トラ／
ジスタ回路１１とＮ形トラ／ジスタ回路１２とは電源端
子１５と基準電位端子１６との間に直列に接続されその
節点轄論理出力端子１４に接続されており、論理人力Ａ
−ＥはそれぞれＰ形およびＮ形トランジスタ回路１１．
１２内のトランジスタＱＰＡ〜ＱＦＩ ＃ ＱＮＡ −
ＱＮＩＢのゲートに接続されて第１の論１１Ｘ＝Ａ −
Ｂ＋Ｃ−Ｄ −Ｅｔ−満足スル相１形論理回路を構成し
ている。
今、論理人力Ａ、Ｅの状態を示す“１”、“θ″の振幅
が電源電圧Ｅに対して十分な値であるとすれば、従来周
知の動作原理により論理入力の組合せによってＰ形トラ
ンジスタ回路１１又はＮ形トラ／ジスタ回路１２のいず
れか一方のみがオンとなり、出力端子１４ Ｋ＠ １
理論１１Ｘ−Ａ ＠Ｂ＋Ｃ。
が電源電圧Ｅに対して十分な値であるとすれば、従来周
知の動作原理により論理入力の組合せによってＰ形トラ
ンジスタ回路１１又はＮ形トラ／ジスタ回路１２のいず
れか一方のみがオンとなり、出力端子１４ Ｋ＠ １
理論１１Ｘ−Ａ ＠Ｂ＋Ｃ。
Ｄ−ｇなる関係を満足する“１”又は“０”出力を生ず
る。
る。
＠２図は従来のＣ−ＭＯ８で構成したｌ１ｉｉｉＩ理回
路の他の例の回路図である。
路の他の例の回路図である。
この飼の論理回路は第１図の論理回路と同様な基本構成
を有し第１Ｃ１１＃Ｉ８１と異なる他の論理（以下＠２
の論理と称する）ＹｘＡ、Ｂ・Ｃ，Ｄ＋Ｅを満足する相
補形論理回路を構成しておシ＠１図の相補形論理回路と
共通の論理入力Ａ−Ｅの組合せＫよりてＰ形ト２／ジス
タ回路１７又はＮ形トランジスタ回路１８のいずれか一
方のみがオンとなりて論理出力端子１９に第２の理論Ｙ
＝、＝Ａ、Ｂ・Ｃ・Ｄ−）−ｇなる関係を満足する出力
を生ずる。
を有し第１Ｃ１１＃Ｉ８１と異なる他の論理（以下＠２
の論理と称する）ＹｘＡ、Ｂ・Ｃ，Ｄ＋Ｅを満足する相
補形論理回路を構成しておシ＠１図の相補形論理回路と
共通の論理入力Ａ−Ｅの組合せＫよりてＰ形ト２／ジス
タ回路１７又はＮ形トランジスタ回路１８のいずれか一
方のみがオンとなりて論理出力端子１９に第２の理論Ｙ
＝、＝Ａ、Ｂ・Ｃ・Ｄ−）−ｇなる関係を満足する出力
を生ずる。
＠３図は＠１図及び＠２図に示す論理回路にようで得ら
れる論理入力と論理出力との関係を表わす図である。
れる論理入力と論理出力との関係を表わす図である。
以上に説明したように従来周知の相補形瞼哩回ＷＩＩｔ
ｋ用−て複数の論理を満足する回路を構成するためＫは
論理人力の種類が同一であっても必要な論理の数だけの
相補形論理回路を必要とするために相補形論理回路を構
Ｆｌｔ−するために必要なトランジスタの数４論理の数
に比例して増加するという欠点がある。
ｋ用−て複数の論理を満足する回路を構成するためＫは
論理人力の種類が同一であっても必要な論理の数だけの
相補形論理回路を必要とするために相補形論理回路を構
Ｆｌｔ−するために必要なトランジスタの数４論理の数
に比例して増加するという欠点がある。
本発明の目的は上記の欠点を除き、複数の論理を満足す
る論理回路を構成するトランジスタの数を減少せしめた
論理回路を提供することにある。
る論理回路を構成するトランジスタの数を減少せしめた
論理回路を提供することにある。
本発明の論理回路は複数のＮ形トラ／゛ジスタを含んで
成る一つの論理全満足するように組んだＰ形トランジス
タ回路と、前記Ｐ形トラ／ジスタ回路と相補な関係をも
つように組んだＮ形トランジスタ回路とを設けて電源と
基準電位点との間に直列に接続し、その節点から成る一
つの論理出力を得るように構成した複数の論理入力を有
する相補形論理回路において、＃Ｊ記論理入力のうち少
なくとも一つを論理人力とし、前記一つの論理とは異な
る他の論８１を満足するようにＰ形石しくはＮ形のトラ
ンジスタを含んで組んだＰ形石しくはＮ形論理回路１−
、前記節点からみて基準電位（又は電源側に組まれた前
記Ｎ形若しくはＰ形トランジスタ回路に含まれるトラン
ジスタ相互間の一つの接続点であシ且つその接続点から
基準電位（又は電源）＠をみたときの回路が前記Ｎ形若
しくはＰ形論理回路と相補な関係であるような特定の接
続点と電源（又は基準電位点）との間に接続し、前記特
定の接続点から前記他の論理を満足する論理出力を得る
手段を少くとも一つ含むことを特徴とする。
成る一つの論理全満足するように組んだＰ形トランジス
タ回路と、前記Ｐ形トラ／ジスタ回路と相補な関係をも
つように組んだＮ形トランジスタ回路とを設けて電源と
基準電位点との間に直列に接続し、その節点から成る一
つの論理出力を得るように構成した複数の論理入力を有
する相補形論理回路において、＃Ｊ記論理入力のうち少
なくとも一つを論理人力とし、前記一つの論理とは異な
る他の論８１を満足するようにＰ形石しくはＮ形のトラ
ンジスタを含んで組んだＰ形石しくはＮ形論理回路１−
、前記節点からみて基準電位（又は電源側に組まれた前
記Ｎ形若しくはＰ形トランジスタ回路に含まれるトラン
ジスタ相互間の一つの接続点であシ且つその接続点から
基準電位（又は電源）＠をみたときの回路が前記Ｎ形若
しくはＰ形論理回路と相補な関係であるような特定の接
続点と電源（又は基準電位点）との間に接続し、前記特
定の接続点から前記他の論理を満足する論理出力を得る
手段を少くとも一つ含むことを特徴とする。
つぎに本発明の実施例にクーて図面を用いて詳細に説明
する。
する。
＠４図は本発明の一実施例の回路図である。
この実施例の論理回路はＸ＝Ａ−Ｂ＋Ｃ−Ｄ＠Ｂなる第
１の論理を満足するように組んだ工／ハ／スメ／ト形Ｍ
Ｏ８）ランジスタＱＰＡ〜Ｑ□によるＰ形トランジスタ
回路１１と、前記トランジスタ回路１１と相補な関係を
持つように組んだＮ形トランジスタ回路１２と、Ｙ−Ａ
−Ｂ−Ｃ−Ｄ＋Ｂなる第２の論理を満足するように組ん
だエンノー／スメ／ト形ＭＯ８）う／ジスタＱＰＡ−〜
ＱＰＦｉ慣 によるＰ形論理回路２０とから成る。Ｐ形
トランジスタ回路１１は電源端子１５と基準電位端子１
６との間に直列に接続され、Ｐ形論理回路２０はＮ形ト
ラ／ジスタ回路１２に含まれるトランジスタＱＮＡ ”
”” ＱＮＩ 相互間の一つの接続点であシ且つその
接続点から基準電位側をみ九ときの回路がＰ形論理回路
２０と相補な関係であるような特定の接続点２１と電源
端子１５との間に接続され、論理出力端子１４はＰ形ト
ランジスタ回路１１とＮ形トランジスタ回路１２との節
点に接続され論理出力端子２２轢特定の接続点２１に接
続されており、論理人力Ａ−ｇはそれぞれＱＰＡ−Ｑ□
＃ ＱＮＡ〜ＱＮＢ＃ Ｑ、Ａｗ〜Ｑ□偶のゲートに接
続されており論理出力ＸおよびＹｌに出力する相補形論
理回路を構成している。
１の論理を満足するように組んだ工／ハ／スメ／ト形Ｍ
Ｏ８）ランジスタＱＰＡ〜Ｑ□によるＰ形トランジスタ
回路１１と、前記トランジスタ回路１１と相補な関係を
持つように組んだＮ形トランジスタ回路１２と、Ｙ−Ａ
−Ｂ−Ｃ−Ｄ＋Ｂなる第２の論理を満足するように組ん
だエンノー／スメ／ト形ＭＯ８）う／ジスタＱＰＡ−〜
ＱＰＦｉ慣 によるＰ形論理回路２０とから成る。Ｐ形
トランジスタ回路１１は電源端子１５と基準電位端子１
６との間に直列に接続され、Ｐ形論理回路２０はＮ形ト
ラ／ジスタ回路１２に含まれるトランジスタＱＮＡ ”
”” ＱＮＩ 相互間の一つの接続点であシ且つその
接続点から基準電位側をみ九ときの回路がＰ形論理回路
２０と相補な関係であるような特定の接続点２１と電源
端子１５との間に接続され、論理出力端子１４はＰ形ト
ランジスタ回路１１とＮ形トランジスタ回路１２との節
点に接続され論理出力端子２２轢特定の接続点２１に接
続されており、論理人力Ａ−ｇはそれぞれＱＰＡ−Ｑ□
＃ ＱＮＡ〜ＱＮＢ＃ Ｑ、Ａｗ〜Ｑ□偶のゲートに接
続されており論理出力ＸおよびＹｌに出力する相補形論
理回路を構成している。
つぎＫこの実施例の相補形論理回路の動作４Ｃ）いて説
明する。
明する。
今、論理回路を構成する各トランジスタのゲートに与え
られる論理人力Ａ−Ｈの状態を示す“１″。
られる論理人力Ａ−Ｈの状態を示す“１″。
０′″の振幅が電源電圧Ｅに対して十分な値であるトス
れば、各トランジスタのドレイン拳ソース間の電圧ｖＤ
ｓ、は他のトランジスタの動作に関係なく常にＥ≧■Ｄ
０≧Ｏなる関係に保たれているため、論理人力Ａ−Ｅに
よって制御される各トランジスタＱＰＡ＝ Ｑｌ”１！
Ｉ ＱＮＡ””’ ＱＮＩ Ｉ ＱＰＡ”〜Ｑ□−の
オン、オフの動作は、他のトランジスタの動作とは無
関係ＫＰＰ形ランジスタにおいては入力が“１”なると
き常にオフ、入力が“０″なるとき常にオンとなシ一方
Ｎ形トランジスタにおいては入力が“１′なるとき常に
オ／、入力が“０”なるとき常にオフとなる。従って、
Ｐ形トラ／ジスタ回路１１．Ｎ形トランジスタ回路１２
゜Ｐ形論理回路２０および特定の接続点２１から基準電
位側１−＋た回路の４つの回路はそれぞれ他の回路の動
作とは無関係に論理人力Ａ−ｈｉの組合せに対応してオ
ン、オフの動作を行なうので結果としてはＰ形トランジ
スタ回路１１とＮ形トランジスタ回路１２とから成る相
補な回路と、Ｐ形論理回路２０と特定の接続点２１から
基準電位側をみた回路とから成る相補な回路とはそれぞ
れ相補形論理回路として独立に動作し、論理入力Ａ−Ｅ
の組合せに従うてそれぞれ論理出力端子１４，２２ＫＸ
−Ａ ＠Ｂ＋Ｃ＠Ｄ、Ｅ 、ｙ−ｒ口ｂＩ５下〒Ｅなる
論理出力を生じ、その論理人力に対する論理出力の関係
は第３図に示した従来周知の相補形論理回路を２組使用
した場合の関係と等しくなる。
れば、各トランジスタのドレイン拳ソース間の電圧ｖＤ
ｓ、は他のトランジスタの動作に関係なく常にＥ≧■Ｄ
０≧Ｏなる関係に保たれているため、論理人力Ａ−Ｅに
よって制御される各トランジスタＱＰＡ＝ Ｑｌ”１！
Ｉ ＱＮＡ””’ ＱＮＩ Ｉ ＱＰＡ”〜Ｑ□−の
オン、オフの動作は、他のトランジスタの動作とは無
関係ＫＰＰ形ランジスタにおいては入力が“１”なると
き常にオフ、入力が“０″なるとき常にオンとなシ一方
Ｎ形トランジスタにおいては入力が“１′なるとき常に
オ／、入力が“０”なるとき常にオフとなる。従って、
Ｐ形トラ／ジスタ回路１１．Ｎ形トランジスタ回路１２
゜Ｐ形論理回路２０および特定の接続点２１から基準電
位側１−＋た回路の４つの回路はそれぞれ他の回路の動
作とは無関係に論理人力Ａ−ｈｉの組合せに対応してオ
ン、オフの動作を行なうので結果としてはＰ形トランジ
スタ回路１１とＮ形トランジスタ回路１２とから成る相
補な回路と、Ｐ形論理回路２０と特定の接続点２１から
基準電位側をみた回路とから成る相補な回路とはそれぞ
れ相補形論理回路として独立に動作し、論理入力Ａ−Ｅ
の組合せに従うてそれぞれ論理出力端子１４，２２ＫＸ
−Ａ ＠Ｂ＋Ｃ＠Ｄ、Ｅ 、ｙ−ｒ口ｂＩ５下〒Ｅなる
論理出力を生じ、その論理人力に対する論理出力の関係
は第３図に示した従来周知の相補形論理回路を２組使用
した場合の関係と等しくなる。
第１図及び第２図と第４図とを比較すれば明らかなよう
に＠１図及び第２図の従来周知の論理回路によれば第１
及び第２の論理を満足する出力を得るために２０個のト
ランジスタを必要としたが、第４図の実施例の論理回路
によれば１５個のトランジスタで全く等価な論理回路が
構成されて−る。
に＠１図及び第２図の従来周知の論理回路によれば第１
及び第２の論理を満足する出力を得るために２０個のト
ランジスタを必要としたが、第４図の実施例の論理回路
によれば１５個のトランジスタで全く等価な論理回路が
構成されて−る。
上記実施例においては工ンハ／スメｙ ） 形ＭＯ８ト
ラ／ジスタを使用し電源側ＫＰ形のトランジスタ、基準
電位側ＫＮ形のトランジスタを用いて第１の論理を満足
する論理回路を構成し、電源側にＰｉ）ランジスタを用
いて第２の論理を満足する回路を構成しその回路と相補
な回路を第１の論理を満足するＮ形のシラ／ラスタ回路
に求めて＠２０論Ｂｌｔ″満足する論理回路を構成した
が工／ハンスメ／ト形のＭＯ８）う／ジスタでなくても
類似の特性を有するトランジスタであれば同様な回路構
成によって同様な効果が得られることは明らかであり、
又基準電位側にＮ形のトランジスタを用いて第２０論Ｂ
１１に満足するＮ形論理回路を構成しその回路と相補な
回路を第１の論理を満足するＰ形のトランジスタ回路に
求めた場合にも等価な論理回路が構成でき、更に電源側
の回路をＮ形ト２ンジスタで組み、基準電位側の回路を
Ｐ形トランジスタで組んだ場合にも電圧の極性が逆にな
るだけで同一の思想の論理回路を構成できる。又第３゜
第４の論理を必要とする論理回路を構成する場合にも同
様な思想での拡張が可能である。
ラ／ジスタを使用し電源側ＫＰ形のトランジスタ、基準
電位側ＫＮ形のトランジスタを用いて第１の論理を満足
する論理回路を構成し、電源側にＰｉ）ランジスタを用
いて第２の論理を満足する回路を構成しその回路と相補
な回路を第１の論理を満足するＮ形のシラ／ラスタ回路
に求めて＠２０論Ｂｌｔ″満足する論理回路を構成した
が工／ハンスメ／ト形のＭＯ８）う／ジスタでなくても
類似の特性を有するトランジスタであれば同様な回路構
成によって同様な効果が得られることは明らかであり、
又基準電位側にＮ形のトランジスタを用いて第２０論Ｂ
１１に満足するＮ形論理回路を構成しその回路と相補な
回路を第１の論理を満足するＰ形のトランジスタ回路に
求めた場合にも等価な論理回路が構成でき、更に電源側
の回路をＮ形ト２ンジスタで組み、基準電位側の回路を
Ｐ形トランジスタで組んだ場合にも電圧の極性が逆にな
るだけで同一の思想の論理回路を構成できる。又第３゜
第４の論理を必要とする論理回路を構成する場合にも同
様な思想での拡張が可能である。
以上に詳細に説明したように本発明の論理回路は第２の
論８１を満足する回路を構成するために必要なトランジ
スタの一部を第１の論８１を満足するために必要な論理
回路に含まれるトランジスタと共用するので、共用され
たトランジスタの数だけ＠１および第２の論理を満足す
るために必慢なトランジスタの合計数を減少させ得ると
いう効果を有する。
論８１を満足する回路を構成するために必要なトランジ
スタの一部を第１の論８１を満足するために必要な論理
回路に含まれるトランジスタと共用するので、共用され
たトランジスタの数だけ＠１および第２の論理を満足す
るために必慢なトランジスタの合計数を減少させ得ると
いう効果を有する。
第１図は従来の論理回路の一例の回路図、＠２図拡従来
の論理回路の他の例の回路図、＠３図は第１図及び第２
図の論理回路によりて得られる論理入力と論理出力との
関係を表わす図、第４図は本発明の一実施例の回路図で
ある。 １１・・・・・・Ｐ形トランジスタ回路、１２・・・・
・・Ｎ形トラ／ジスタ回路、１４・・・・・・論理出力
端子、１５・・・・・・電源端子、１６・・・・・・基
準電位端子％ １７・・・・・・Ｐ形トラ／ジスタ回路
％ １８・・・・・・Ｎ形ト２／ジスタ回路、１９・・
・・・・論理出力端子、２０・・・・・・Ｐ形論理回路
％２１・・・・・・特定の接続点、２２・・・・・・論
理出力端子。 第１図 第２図
の論理回路の他の例の回路図、＠３図は第１図及び第２
図の論理回路によりて得られる論理入力と論理出力との
関係を表わす図、第４図は本発明の一実施例の回路図で
ある。 １１・・・・・・Ｐ形トランジスタ回路、１２・・・・
・・Ｎ形トラ／ジスタ回路、１４・・・・・・論理出力
端子、１５・・・・・・電源端子、１６・・・・・・基
準電位端子％ １７・・・・・・Ｐ形トラ／ジスタ回路
％ １８・・・・・・Ｎ形ト２／ジスタ回路、１９・・
・・・・論理出力端子、２０・・・・・・Ｐ形論理回路
％２１・・・・・・特定の接続点、２２・・・・・・論
理出力端子。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 複数のＮ形トランジスタを含んで成る−りの論理を満足
するように組んだＰ形トラ／ジスタ回路と、前記Ｐ形ト
ランジスタ回路と相補な関係をもつように組んだＮ形ト
ツ／ジスタ回路とを設けて電源と基準電位点との間に直
列に接続し、その節点から成る一つの論理出力を得るよ
うに構成した複数の論理入力を有する相補形論理回路に
おいて。 前記論理入力のうち少なくとも−−）を論理入力とし、
前記一つの論理とは異なる他の論理を満足するようＫＰ
形若しくはＮ形のトランジスタを含んで組んだＰ形若し
くはＮ形論理回路を、前記節点からみて基準電位（又は
電源）側に組まれた前記Ｎ形若しくはＰ形トランジスタ
回路に含まれるトランジスタ相互間の一つの接続点であ
り且つその接続点から基準電位（又は電源）側をみたと
きの回路が前記Ｎ形若しくけＰ形論理回路と相補な関係
であるような特定の接続点と電源（又は基準電位点）と
の間に接続し％前記特定の接続点から前記他の論ａｉｔ
−満足する論理出力を得る手段を少くとも一つ含むこと
を特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150979A JPS5851624A (ja) | 1981-09-24 | 1981-09-24 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150979A JPS5851624A (ja) | 1981-09-24 | 1981-09-24 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851624A true JPS5851624A (ja) | 1983-03-26 |
| JPH0217971B2 JPH0217971B2 (ja) | 1990-04-24 |
Family
ID=15508627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150979A Granted JPS5851624A (ja) | 1981-09-24 | 1981-09-24 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851624A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07194053A (ja) * | 1993-01-25 | 1995-07-28 | Sekiyu Kodan | 永久磁石形回転電機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381061A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Logical circuit |
-
1981
- 1981-09-24 JP JP56150979A patent/JPS5851624A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381061A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Logical circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0217971B2 (ja) | 1990-04-24 |
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