JPH0217971B2 - - Google Patents
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- JPH0217971B2 JPH0217971B2 JP56150979A JP15097981A JPH0217971B2 JP H0217971 B2 JPH0217971 B2 JP H0217971B2 JP 56150979 A JP56150979 A JP 56150979A JP 15097981 A JP15097981 A JP 15097981A JP H0217971 B2 JPH0217971 B2 JP H0217971B2
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- Japan
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- logic
- circuit
- transistor circuit
- transistors
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Description
【発明の詳細な説明】
本発明は論理回路に関し、特にＮ形およびＰ形
のトランジスタによつて相補的に構成された論理
回路に関する。
のトランジスタによつて相補的に構成された論理
回路に関する。
論理回路には多種類の回路が使用されている
が、近年はIC化された論理回路が主流を占める
ようになつてきている。ICを用いて論理回路を
構成する場合には集積度を上げることが比較的容
易でありまた出力がオン、オフいずれの状態であ
つても比較的低い出力インピーダンスが得られる
ために次段の設計が容易であるなどの理由によつ
て相補形に構成された論理回路が使用されること
が多い。
が、近年はIC化された論理回路が主流を占める
ようになつてきている。ICを用いて論理回路を
構成する場合には集積度を上げることが比較的容
易でありまた出力がオン、オフいずれの状態であ
つても比較的低い出力インピーダンスが得られる
ために次段の設計が容易であるなどの理由によつ
て相補形に構成された論理回路が使用されること
が多い。
第１図は従来のＣ−MOSで構成した論理回路
の一例の回路図である。
の一例の回路図である。
この例の論理回路はＸ＝・＋・・な
る或る一つの論理（以下第１論理と称する）を満
足するように組んだエンハンスメント形MOSト
ランジスタQPA〜QPEによるＰ形トランジスタ回
路１１と、このトランジスタ回路１１と相補な関
係を持つように組んだエンハンスメント形MOS
トランジスタQNA〜QNEによるＮ形トランジスタ
回路１２とから成り、Ｐ形トランジスタ回路１１
とＮ形トランジスタ回路１２とは電源端子１５と
基準電位端子１６との間に直列に接続されその節
点は論理出力端子１４に接続されており、論理入
力Ａ〜ＥはそれぞれＰ形およびＮ形トランジスタ
回路１１，１２内のトランジスタQPA〜QPE、QNA
〜QNEのゲートに接続されて第１の論理Ｘ＝・
Ｂ＋Ｃ・Ｄ・Ｅを満足する相補形論理回路を構成
している。
る或る一つの論理（以下第１論理と称する）を満
足するように組んだエンハンスメント形MOSト
ランジスタQPA〜QPEによるＰ形トランジスタ回
路１１と、このトランジスタ回路１１と相補な関
係を持つように組んだエンハンスメント形MOS
トランジスタQNA〜QNEによるＮ形トランジスタ
回路１２とから成り、Ｐ形トランジスタ回路１１
とＮ形トランジスタ回路１２とは電源端子１５と
基準電位端子１６との間に直列に接続されその節
点は論理出力端子１４に接続されており、論理入
力Ａ〜ＥはそれぞれＰ形およびＮ形トランジスタ
回路１１，１２内のトランジスタQPA〜QPE、QNA
〜QNEのゲートに接続されて第１の論理Ｘ＝・
Ｂ＋Ｃ・Ｄ・Ｅを満足する相補形論理回路を構成
している。
今、論理入力Ａ〜Ｅの状態を示す“１”、“０”
の振幅が電源電圧Ｅに対して十分な値であるとす
れば、従来周知の動作原理により論理入力の組合
せによつてＰ形トランジスタ回路１１又はＮ形ト
ランジスタ回路１２のいずれか一方のみがオンと
なり、出力端子１４に第１の論理Ｘ＝・＋
Ｃ・Ｄ・Ｅなる関係を満足する“１”又は“０”
出力を生ずる。
の振幅が電源電圧Ｅに対して十分な値であるとす
れば、従来周知の動作原理により論理入力の組合
せによつてＰ形トランジスタ回路１１又はＮ形ト
ランジスタ回路１２のいずれか一方のみがオンと
なり、出力端子１４に第１の論理Ｘ＝・＋
Ｃ・Ｄ・Ｅなる関係を満足する“１”又は“０”
出力を生ずる。
第２図は従来のＣ−MOSで構成した論理回路
の他の例の回路図である。
の他の例の回路図である。
この例の論理回路は第１図の論理回路と同様な
基本構成を有し第１の論理と異なる他の論理（以
下第２の論理と称する）Ｙ＝・・・＋
を満足する相補形論理回路を構成しており第１図
の相補形論理回路と共通の論理入力Ａ〜Ｅの組合
せによつてＰ形トランジスタ回路１７又はＮ形ト
ランジスタ回路１８のいずれか一方のみがオンと
なつて論理出力端子１９に第２の論理Ｙ＝・
Ｂ・Ｃ・Ｄ＋Ｅなる関係を満足する出力を生ず
る。
基本構成を有し第１の論理と異なる他の論理（以
下第２の論理と称する）Ｙ＝・・・＋
を満足する相補形論理回路を構成しており第１図
の相補形論理回路と共通の論理入力Ａ〜Ｅの組合
せによつてＰ形トランジスタ回路１７又はＮ形ト
ランジスタ回路１８のいずれか一方のみがオンと
なつて論理出力端子１９に第２の論理Ｙ＝・
Ｂ・Ｃ・Ｄ＋Ｅなる関係を満足する出力を生ず
る。
第３図は第１図及び第２図に示す論理回路によ
つて得られる論理入力と論理出力との関係を表わ
す図である。
つて得られる論理入力と論理出力との関係を表わ
す図である。
以上に説明したように従来周知の相補形論理回
路を用いて複数の論理を満足する回路を構成する
ためには論理入力の種類が同一であつても必要な
論理の数だけの相補形論理回路を必要とするため
に相補形論理回路を構成するために必要なトラン
ジスタの数も論理の数に比例して増加するという
欠点がある。
路を用いて複数の論理を満足する回路を構成する
ためには論理入力の種類が同一であつても必要な
論理の数だけの相補形論理回路を必要とするため
に相補形論理回路を構成するために必要なトラン
ジスタの数も論理の数に比例して増加するという
欠点がある。
本発明の目的は上記の欠点を除き、複数の論理
を満足する論理回路を構成するトランジスタの数
を減少せしめた論理回路を提供することにある。
を満足する論理回路を構成するトランジスタの数
を減少せしめた論理回路を提供することにある。
本発明の論理回路は、複数のＰ形トランジスタ
を含んで第１の論理を満足するように組んだ第１
のＰ形トランジスタ回路と、前記各Ｐ形トランジ
スタと対応して設けられたＮ形トランジスタを含
み、これらＮ形トランジスタの接続及びオン・オ
フ動作が前記第１のＰ形トランジスタ回路と相補
な関係をもつように組んだ第１のＮ形トランジス
タ回路とを電源供給点の基準電位点との間に直列
に接続し、この接続点から第１の論理出力を得る
ように構成した第１の相補形論理回路と、前記第
１のＮ形（又はＰ形）トランジスタ回路内の前記
第１の論理出力端との接続点を除く節点の１つを
第２の論理出力端とし、この第２の論理出力端か
ら、前記各Ｎ形（又はＰ形）トランジスタにより
形成されている回路を第２のＮ形（又はＰ形）ト
ランジスタ回路として第２の論理を出力すると
き、この第２のＮ形（又はＰ形）トランジスタ回
路の各Ｎ形（又はＰ形）トランジスタと対応して
設けられたＰ形（又はＮ形）トランジスタを含
み、これら各Ｐ形（又はＮ形）トランジスタの接
続及びオン・オフ動作が前記第２のＮ形（又はＰ
形）トランジスタ回路と相補の関係をもち、この
第２のＮ形（又はＰ形）トランジスタ回路と共に
第２の相補形論理回路を構成するように組まれて
前記第２の論理出力端に接続された第２のＰ形
（又はＮ形）トランジスタ回路とを含んで構成さ
れる。
を含んで第１の論理を満足するように組んだ第１
のＰ形トランジスタ回路と、前記各Ｐ形トランジ
スタと対応して設けられたＮ形トランジスタを含
み、これらＮ形トランジスタの接続及びオン・オ
フ動作が前記第１のＰ形トランジスタ回路と相補
な関係をもつように組んだ第１のＮ形トランジス
タ回路とを電源供給点の基準電位点との間に直列
に接続し、この接続点から第１の論理出力を得る
ように構成した第１の相補形論理回路と、前記第
１のＮ形（又はＰ形）トランジスタ回路内の前記
第１の論理出力端との接続点を除く節点の１つを
第２の論理出力端とし、この第２の論理出力端か
ら、前記各Ｎ形（又はＰ形）トランジスタにより
形成されている回路を第２のＮ形（又はＰ形）ト
ランジスタ回路として第２の論理を出力すると
き、この第２のＮ形（又はＰ形）トランジスタ回
路の各Ｎ形（又はＰ形）トランジスタと対応して
設けられたＰ形（又はＮ形）トランジスタを含
み、これら各Ｐ形（又はＮ形）トランジスタの接
続及びオン・オフ動作が前記第２のＮ形（又はＰ
形）トランジスタ回路と相補の関係をもち、この
第２のＮ形（又はＰ形）トランジスタ回路と共に
第２の相補形論理回路を構成するように組まれて
前記第２の論理出力端に接続された第２のＰ形
（又はＮ形）トランジスタ回路とを含んで構成さ
れる。
つぎに本発明の実施例について図面を用いて詳
細に説明する。
細に説明する。
第４図は本発明の一実施例の回路図である。
この実施例の論理回路はＸ＝・＋・・
Ｅなる第１の論理を満足するように組んだエンハ
ンスメント形MOSトランジスタQPA〜QPEによる
第１のＰ形トランジスタ回路１１と、各エンハン
スメント形MOSトランジスタQPA〜QPEと対応し
て設けられたＮ形トランジスタQNA〜QNEを含み、
これらの接続及びオン・オフ動作が前記トランジ
スタ回路１１と相補な関係を持つように組んだ第
１のＮ形トランジスタ回路１２と、このＮ形トラ
ンジスタ回路１２の各Ｎ形トランジスタQNA〜
QNEの接続点のうちの第１の論理出力端子１４と
の接続点を除く１つの特定の接続点２１を第２の
論理出力端子２２と接続し、この接続点２１と基
準電位端子１６との間に接続されているＮ形トラ
ンジスタQNA〜QNEで形成された回路を第２のＮ
形トランジスタ回路とし、この第２のＮ形トラン
ジスタ回路が第２の論理出力端子２２に対して構
成するＹ＝・・・＋なる第２の論理を
満足し、Ｎ形トランジスタQNA〜QNEと対応して
設けられたエンハンスメント形MOSトランジス
タQPA″〜QPE″を含み、これらの接続及びオン・
オフ動作が第２のＮ形トランジスタ回路と相補の
関係をもつように組まれ、この第２のＮ形トラン
ジスタ回路と共に第２の相補形論理回路を形成す
る第２のＰ形トランジスタ回路２０とから成る。
Ｐ形トランジスタ回路１１とＮ形トランジスタ回
路１２とは電源端子１５と基準電位端子１６との
間に直列に接続され、Ｐ形トランジスタ回路２０
はＮ形トランジスタ回路１２に含まれるトランジ
スタQNA〜QNE相互間の一つの接続点であり且つ
その接続点から基準電位側をみたときの回路がＰ
形トランジスタ回路２０と相補な関係であるよう
な特定の接続点２１と電源端子１５との間に接続
され、第１の論理出力端子１４はＰ形トランジス
タ回路１１とＮ形トランジスタ回路１２との節点
に接続され、第２の論理出力端子２２は特定の接
続点２１に接続されており、論理入力Ａ〜Ｅはそ
れぞれQPA〜QPE、QNA〜QNE、QPA″〜QPE″のゲー
トに接続されており、第１及び第２の論理出力Ｘ
およびＹを出力する第１及び第２の相補形論理回
路を構成している。
Ｅなる第１の論理を満足するように組んだエンハ
ンスメント形MOSトランジスタQPA〜QPEによる
第１のＰ形トランジスタ回路１１と、各エンハン
スメント形MOSトランジスタQPA〜QPEと対応し
て設けられたＮ形トランジスタQNA〜QNEを含み、
これらの接続及びオン・オフ動作が前記トランジ
スタ回路１１と相補な関係を持つように組んだ第
１のＮ形トランジスタ回路１２と、このＮ形トラ
ンジスタ回路１２の各Ｎ形トランジスタQNA〜
QNEの接続点のうちの第１の論理出力端子１４と
の接続点を除く１つの特定の接続点２１を第２の
論理出力端子２２と接続し、この接続点２１と基
準電位端子１６との間に接続されているＮ形トラ
ンジスタQNA〜QNEで形成された回路を第２のＮ
形トランジスタ回路とし、この第２のＮ形トラン
ジスタ回路が第２の論理出力端子２２に対して構
成するＹ＝・・・＋なる第２の論理を
満足し、Ｎ形トランジスタQNA〜QNEと対応して
設けられたエンハンスメント形MOSトランジス
タQPA″〜QPE″を含み、これらの接続及びオン・
オフ動作が第２のＮ形トランジスタ回路と相補の
関係をもつように組まれ、この第２のＮ形トラン
ジスタ回路と共に第２の相補形論理回路を形成す
る第２のＰ形トランジスタ回路２０とから成る。
Ｐ形トランジスタ回路１１とＮ形トランジスタ回
路１２とは電源端子１５と基準電位端子１６との
間に直列に接続され、Ｐ形トランジスタ回路２０
はＮ形トランジスタ回路１２に含まれるトランジ
スタQNA〜QNE相互間の一つの接続点であり且つ
その接続点から基準電位側をみたときの回路がＰ
形トランジスタ回路２０と相補な関係であるよう
な特定の接続点２１と電源端子１５との間に接続
され、第１の論理出力端子１４はＰ形トランジス
タ回路１１とＮ形トランジスタ回路１２との節点
に接続され、第２の論理出力端子２２は特定の接
続点２１に接続されており、論理入力Ａ〜Ｅはそ
れぞれQPA〜QPE、QNA〜QNE、QPA″〜QPE″のゲー
トに接続されており、第１及び第２の論理出力Ｘ
およびＹを出力する第１及び第２の相補形論理回
路を構成している。
つぎにこの実施例の相補形論理回路の動作につ
いて説明する。
いて説明する。
今、論理回路を構成する各トランジスタのゲー
トに与えられる論理入力Ａ〜Ｅの状態を示す
“１”、“０”の振幅が電源電圧Ｅに対して十分な
値であるとすれば、各トランジスタのドレイン・
ベース間の電圧VDSSは他のトランジスタの動作に
関係なく常にＥ≧VDSS≧０なる関係に保たれてい
るため、論理入力Ａ〜Ｅによつて制御される各ト
ランジスタQPA〜QPE、QNA〜QNE、QPA″〜QPE″の
オン、オフの動作は、他のトランジスタの動作と
は無関係にＰ形トランジスタにおいては入力が
“１”なるとき常にオフ、入力が“０”なるとき
常にオンとなり一方Ｎ形トランジスタにおいては
入力が“１”なるとき常にオン、入力が“０”な
るとき常にオフとなる。従つて、Ｐ形トランジス
タ回路１１、Ｎ形トランジスタ回路１２、Ｐ形ト
ランジスタ回路２０および特定の接続点２１から
基準電位側をみた回路の４つの回路はそれぞれ他
の回路の動作とは無関係に論理入力Ａ〜Ｅの組合
せに対応してオン、オフの動作を行なうので結果
としてはＰ形トランジスタ回路１１とＮ形トラン
ジスタ回路１２とから成る相補な回路と、Ｐ形ト
ランジスタ回路２０と特定の接続点２１から基準
電位側をみた回路とから成る相補な回路とはそれ
ぞれ相補形論理回路として独立に動作し、論理入
力Ａ〜Ｅの組合せに従つてそれぞれ論理出力端子
１４，２２にＸ＝・＋・・、Ｙ＝・
Ｂ・Ｃ・Ｄ＋Ｅなる論理出力を生じ、その論理入
力に対する論理出力の関係は第３図に示した従来
周知の相補形論理回路を２組使用した場合の関係
と等しくなる。
トに与えられる論理入力Ａ〜Ｅの状態を示す
“１”、“０”の振幅が電源電圧Ｅに対して十分な
値であるとすれば、各トランジスタのドレイン・
ベース間の電圧VDSSは他のトランジスタの動作に
関係なく常にＥ≧VDSS≧０なる関係に保たれてい
るため、論理入力Ａ〜Ｅによつて制御される各ト
ランジスタQPA〜QPE、QNA〜QNE、QPA″〜QPE″の
オン、オフの動作は、他のトランジスタの動作と
は無関係にＰ形トランジスタにおいては入力が
“１”なるとき常にオフ、入力が“０”なるとき
常にオンとなり一方Ｎ形トランジスタにおいては
入力が“１”なるとき常にオン、入力が“０”な
るとき常にオフとなる。従つて、Ｐ形トランジス
タ回路１１、Ｎ形トランジスタ回路１２、Ｐ形ト
ランジスタ回路２０および特定の接続点２１から
基準電位側をみた回路の４つの回路はそれぞれ他
の回路の動作とは無関係に論理入力Ａ〜Ｅの組合
せに対応してオン、オフの動作を行なうので結果
としてはＰ形トランジスタ回路１１とＮ形トラン
ジスタ回路１２とから成る相補な回路と、Ｐ形ト
ランジスタ回路２０と特定の接続点２１から基準
電位側をみた回路とから成る相補な回路とはそれ
ぞれ相補形論理回路として独立に動作し、論理入
力Ａ〜Ｅの組合せに従つてそれぞれ論理出力端子
１４，２２にＸ＝・＋・・、Ｙ＝・
Ｂ・Ｃ・Ｄ＋Ｅなる論理出力を生じ、その論理入
力に対する論理出力の関係は第３図に示した従来
周知の相補形論理回路を２組使用した場合の関係
と等しくなる。
第１図及び第２図と第４図とを比較すれば明ら
かなように第１図及び第２図の従来周知の論理回
路によれば第１及び第２の論理を満足する出力を
得るために20個のトランジスタを必要としたが、
第４図の実施例の論理回路によれば15個のトラン
ジスタで全く等価な論理回路が構成されている。
かなように第１図及び第２図の従来周知の論理回
路によれば第１及び第２の論理を満足する出力を
得るために20個のトランジスタを必要としたが、
第４図の実施例の論理回路によれば15個のトラン
ジスタで全く等価な論理回路が構成されている。
上記実施例においてはエンハンスメント形
MOSトランジスタを使用し電源側にＰ形のトラ
ンジスタ、基準電位側にＮ形のトランジスタを用
いて第１の論理を満足する論理回路を構成し、電
源側にＰ形トランジスタを用いて第２の論理を満
足する回路を構成しその回路と相補な回路を第１
の論理を満足するＮ形のトランジスタ回路に求め
て第２の論理を満足する論理回路を構成したがエ
ンハンスメント形のMOSトランジスタでなくて
も類似の特性を有するトランジスタであれば同様
な回路構成によつて同様な効果が得られることは
明らかであり、又基準電位側にＮ形のトランジス
タを用いて第２の論理を満足するＮ形トランジス
タ回路を構成しその回路と相補な回路を第１の論
理を満足するＰ形のトランジスタ回路に求めた場
合にも等価な論理回路が構成でき、更に電源側の
回路をＮ形トランジスタで組み、基準電位側の回
路をＰ形トランジスタで組んだ場合にも電圧の極
性が逆になるだけで同一の思想の論理回路を構成
できる。又第３、第４の論理を必要とする論理回
路を構成する場合にも同様な思想での拡張が可能
である。
MOSトランジスタを使用し電源側にＰ形のトラ
ンジスタ、基準電位側にＮ形のトランジスタを用
いて第１の論理を満足する論理回路を構成し、電
源側にＰ形トランジスタを用いて第２の論理を満
足する回路を構成しその回路と相補な回路を第１
の論理を満足するＮ形のトランジスタ回路に求め
て第２の論理を満足する論理回路を構成したがエ
ンハンスメント形のMOSトランジスタでなくて
も類似の特性を有するトランジスタであれば同様
な回路構成によつて同様な効果が得られることは
明らかであり、又基準電位側にＮ形のトランジス
タを用いて第２の論理を満足するＮ形トランジス
タ回路を構成しその回路と相補な回路を第１の論
理を満足するＰ形のトランジスタ回路に求めた場
合にも等価な論理回路が構成でき、更に電源側の
回路をＮ形トランジスタで組み、基準電位側の回
路をＰ形トランジスタで組んだ場合にも電圧の極
性が逆になるだけで同一の思想の論理回路を構成
できる。又第３、第４の論理を必要とする論理回
路を構成する場合にも同様な思想での拡張が可能
である。
以上に詳細に説明したように本発明の論理回路
は第２の論理を満足する回路を構成するために必
要なトランジスタの一部を第１の論理を満足する
ために必要な論理回路に含まれるトランジスタと
共用するので、共用されたトランジスタの数だけ
第１および第２の論理を満足するために必要なト
ランジスタの合計数を減少させ得るという効果を
有する。
は第２の論理を満足する回路を構成するために必
要なトランジスタの一部を第１の論理を満足する
ために必要な論理回路に含まれるトランジスタと
共用するので、共用されたトランジスタの数だけ
第１および第２の論理を満足するために必要なト
ランジスタの合計数を減少させ得るという効果を
有する。
第１図は従来の論理回路の一例の回路図、第２
図は従来の論理回路の他の例の回路図、第３図は
第１図及び第２図の論理回路によつて得られる論
理入力と論理出力との関係を表わす図、第４図は
本発明の一実施例の回路図である。 １１……Ｐ形トランジスタ回路、１２……Ｎ形
トランジスタ回路、１４……論理出力端子、１５
……電源端子、１６……基準電位端子、１７……
Ｐ形トランジスタ回路、１８……Ｎ形トランジス
タ回路、１９……論理出力端子、２０……Ｐ形ト
ランジスタ回路、２１……特定の接続点、２２…
…論理出力端子。
図は従来の論理回路の他の例の回路図、第３図は
第１図及び第２図の論理回路によつて得られる論
理入力と論理出力との関係を表わす図、第４図は
本発明の一実施例の回路図である。 １１……Ｐ形トランジスタ回路、１２……Ｎ形
トランジスタ回路、１４……論理出力端子、１５
……電源端子、１６……基準電位端子、１７……
Ｐ形トランジスタ回路、１８……Ｎ形トランジス
タ回路、１９……論理出力端子、２０……Ｐ形ト
ランジスタ回路、２１……特定の接続点、２２…
…論理出力端子。
Claims (1)
- １ 複数のＰ形トランジスタを含んで第１の論理
を満足するように組んだ第１のＰ形トランジスタ
回路と、前記各Ｐ形トランジスタと対応して設け
られたＮ形トランジスタを含み、これらＮ形トラ
ンジスタの接続及びオン・オフ動作が前記第１の
Ｐ形トランジスタ回路と相補な関係をもつように
組んだ第１のＮ形トランジスタ回路とを電源供給
点の基準電位点との間に直列に接続し、この接続
点から第１の論理出力を得るように構成した第１
の相補形論理回路と、前記第１のＮ形（又はＰ
形）トランジスタ回路内の前記第１の論理出力端
との接続点を除く節点の１つを第２の論理出力端
とし、この第２の論理出力端から、前記各Ｎ形
（又はＰ形）トランジスタにより形成されている
回路を第２のＮ形（又はＰ形）トランジスタ回路
として第２の論理を出力するとき、この第２のＮ
形（又はＰ形）トランジスタ回路の各Ｎ形（又は
Ｐ形）トランジスタと対応して設けられたＰ形
（又はＮ形）トランジスタを含み、これら各Ｐ形
（又はＮ形）トランジスタの接続及びオン・オフ
動作が前記第２のＮ形（又はＰ形）トランジスタ
回路と相補の関係をもち、この第２のＮ形（又は
Ｐ形）トランジスタ回路と共に第２の相補形論理
回路を構成するように組まれて前記第２の論理出
力端に接続された第２のＰ形（又はＮ形）トラン
ジスタ回路とを含むことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150979A JPS5851624A (ja) | 1981-09-24 | 1981-09-24 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150979A JPS5851624A (ja) | 1981-09-24 | 1981-09-24 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851624A JPS5851624A (ja) | 1983-03-26 |
| JPH0217971B2 true JPH0217971B2 (ja) | 1990-04-24 |
Family
ID=15508627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150979A Granted JPS5851624A (ja) | 1981-09-24 | 1981-09-24 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07194053A (ja) * | 1993-01-25 | 1995-07-28 | Sekiyu Kodan | 永久磁石形回転電機 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381061A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Logical circuit |
-
1981
- 1981-09-24 JP JP56150979A patent/JPS5851624A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07194053A (ja) * | 1993-01-25 | 1995-07-28 | Sekiyu Kodan | 永久磁石形回転電機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5851624A (ja) | 1983-03-26 |
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