JPS5852814A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS5852814A
JPS5852814A JP56150968A JP15096881A JPS5852814A JP S5852814 A JPS5852814 A JP S5852814A JP 56150968 A JP56150968 A JP 56150968A JP 15096881 A JP15096881 A JP 15096881A JP S5852814 A JPS5852814 A JP S5852814A
Authority
JP
Japan
Prior art keywords
circuit
wafer
wafer state
chip
semiconductor integrated
Prior art date
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Pending
Application number
JP56150968A
Other languages
English (en)
Inventor
Yasuo Ueji
上路　康雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS5852814A publication Critical patent/JPS5852814A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H10W46/601—Marks applied to devices, e.g. for alignment or identification for use after dicing
    • H10W46/607—Located on parts of packages, e.g. on encapsulations or on package substrates

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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路に関する。
半導体集積回路の製造は、一般に第１図に示すように、
前工程としての７リコ／ウェーノＳＩｃ、　　）う／ジ
スタ、抵抗等の回路素子を形成し、金属配線によシ所定
の回路を作るウェーハ処理工程と、ウェーハから各回路
個片、すなわちチップに切り出す切断、ケース搭載、電
極リード接続、封入。
仕上げの工程を含む後工程と呼ばれる組立工１ｉＫ分け
られる。
前工程では、一枚のウェーハ上の多数個の回路が同時に
処理されるが、後工程では一回路毎の個片に切断されて
得られたチップ単位で処理される。
この為、ウェーハ状態での回路と、組立後の回路とを、
一対重に対応づけが必要な場合、ウェーハの切断から組
立完了迄１回路側片、すなわちチップの配列が変らない
ように工夫をし、十分な管理が必要であった。そのよう
に取扱っても、配列かい状態であった。
このように１　ウェーハでの回路と、組立後の回路とを
一対一に対応させることは著しく困難であった０ 本発明の目的は、ウェーハ状態での回路と組立後の回路
個片とを一対一に対応づけることが可能な半導体集積回
路を提供するととくある。
本発明の半導体集積回路は、ウェーハから各回路側片に
切断されて得られるチップにウェーハ状態での配列順番
を表わす記号が付加されている。
つぎ−に本発明を実施例によシ説明する。
第２図では、ウェーハＩＫ回路２が多数個作られている
ことを示してお抄、点線で囲む人の部分を拡大し、第３
図に示す。
第３図に示す如く１本発明では、ウェーハでの各回路２
，２．・・・の個々には、横行の順番を示す量、縦列の
順番分水すｊとの組合せ（ｉ、ｊ）をもつ記号Ｍが付加
されているので、チップに切断後も１個々のチップのウ
ェーハ状態の位置を識別することが出来る。
したがって、第４図の如く１組立工程であらかじめ記号
３Ｍを付加したケース３に対応するチップ２を搭載すれ
ば、組立後の回路とウェーハでの回路とは一対一に対応
させることが可能である。
記号は一連番号であってもよいし、配列を表わす記号で
あれば数字でなくとも良い。
以上説明したように、前工程と後工穆の回路の対応が一
対一で出来るため、ウェーハ状態での回路の緒特性と、
組立後の回路の緒特性に対応、即ち５組立工程での４Ｉ
性変動の解析がウェーハ状態での回路位置と関係づけて
容易に、正しく行うことが可能になり、本発明の効果は
著しいものがある。
【図面の簡単な説明】
第１図は半導体集積回路の製造流れを示すプ胃ツク図、
第２図は本発明の一実施例に係る多数個の回路が形成さ
れたクエーハの平面図、第３図は第２図のＡ部分拡大図
、第４図は本発明の一実施例の斜視図である。 ！・・・・・・半導体クエーハ、２・・・・・・チップ
、Ｍ・・・・・・チップの配列順番記号、３・・・・・
・ケース、３Ｍ・・・・・・ケース記号。

Claims (1)

    【特許請求の範囲】
  1. ウェーハ状態から各回路個片に切断されて得られたチッ
    プを含む半導体集積回路において、前記チップにはウェ
    ーハ状態での配列順番を表わす記号が付加されているこ
    とを特徴とする半導体集積回路。
JP56150968A 1981-09-24 1981-09-24 半導体集積回路 Pending JPS5852814A (ja)

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* Cited by examiner, † Cited by third party
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