JPS59201445A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59201445A JPS59201445A JP58076521A JP7652183A JPS59201445A JP S59201445 A JPS59201445 A JP S59201445A JP 58076521 A JP58076521 A JP 58076521A JP 7652183 A JP7652183 A JP 7652183A JP S59201445 A JPS59201445 A JP S59201445A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- pattern
- package
- integrated circuit
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/601—Marks applied to devices, e.g. for alignment or identification for use after dicing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（３＋ 発明の技術分野、
本発明は半導体パッケージの種類例えはパッケージの型
式やビン数を表示する識別パｉ−ンを半導体装ツブの工
面に有する半導体装置に関する。
式やビン数を表示する識別パｉ−ンを半導体装ツブの工
面に有する半導体装置に関する。
（ｂｉ 技術の背景
大規模集積回路（Ｌｌ）を形成する方法の一つに予じめ
基本パターンを設計し、必要に応じて累、子間の接続方
法を変えて１１成するマスｌスライス方式がある。この
方式は半導体素子上に抵ゎＬ１トランジスη等からなる
単位セルを予じめ配設し、拡散工程まで名品種とも生産
プロセスを共通させ、配線パターンのみを品種により変
更する。従ってＬＳＩの量産効果と論理回路の多品ｍ性
を両立させるため半導体素子を収容するバクケージは多
様化している。例えはユーザの仕様番こあった多品種の
論理ＩＣを短時間で供＃１ｌｉＴ罷なケートアレ、（Ｉ
Ｃは設置１仕様により入出力端子数が変わってくるので
こｔｌに対応する端子数を具備した複数種類のパッケー
ジが用意される。またパッケージ自体の種類が増加する
につれて素子をｆ＆載するパッケージと素子との組合せ
パｌ−ンも増大してきている。
基本パターンを設計し、必要に応じて累、子間の接続方
法を変えて１１成するマスｌスライス方式がある。この
方式は半導体素子上に抵ゎＬ１トランジスη等からなる
単位セルを予じめ配設し、拡散工程まで名品種とも生産
プロセスを共通させ、配線パターンのみを品種により変
更する。従ってＬＳＩの量産効果と論理回路の多品ｍ性
を両立させるため半導体素子を収容するバクケージは多
様化している。例えはユーザの仕様番こあった多品種の
論理ＩＣを短時間で供＃１ｌｉＴ罷なケートアレ、（Ｉ
Ｃは設置１仕様により入出力端子数が変わってくるので
こｔｌに対応する端子数を具備した複数種類のパッケー
ジが用意される。またパッケージ自体の種類が増加する
につれて素子をｆ＆載するパッケージと素子との組合せ
パｌ−ンも増大してきている。
ＩｃＩ 従来技術と問題点
第１図は半導体集積回路チップに形成されるマスｌスラ
イスＩＣのパターン例を示す平面図、第２図はワイヤボ
ンデング後の半導体集積回路チップの平面図である。第
１図においτ半４体集積回路手ｙ ）１上に予じめ抵抗
、トランジスタ等力）らなる単位セル２が形成される。
イスＩＣのパターン例を示す平面図、第２図はワイヤボ
ンデング後の半導体集積回路チップの平面図である。第
１図においτ半４体集積回路手ｙ ）１上に予じめ抵抗
、トランジスタ等力）らなる単位セル２が形成される。
半導体集積回路チップ１の周辺には外・部に接続される
壬ツブ９品子即ち電源パッド３．信号バッド４を配設し
て構成される。設計図により回路図中のブロックを牛導
体集積回路チップ１の単位セル２に割当し、更にブロッ
ク間の配線処理の順でレイアウトを行ない論理回路の構
成に応じて結線パターンを設ける。パターン形成した半
導体集積回路千ツブ１は半導体パッケージに収容されパ
ッドとパッケージ側のインナーリード５とがワイヤ６で
第２図の如く接続される。一方半導体集積回路チツブ１
上の信号パッドの数及び配置はＩＣの回路構成にか＼わ
らず固定されているが、複数のパッドの中で使用される
パッドの数は第２図に示すようにＩＣの回路構成によっ
て変動するためそれに対応したビン数の複数種類のパッ
ケージが必要とされる。この様に半導体集積回路チップ
とそれを収容するパッケージとの組合せが多岐にわたる
と半導体集積回路チップを外見上では判別できないので
その組立搭載時適切な対応がとれず誤搭載が発生する。
壬ツブ９品子即ち電源パッド３．信号バッド４を配設し
て構成される。設計図により回路図中のブロックを牛導
体集積回路チップ１の単位セル２に割当し、更にブロッ
ク間の配線処理の順でレイアウトを行ない論理回路の構
成に応じて結線パターンを設ける。パターン形成した半
導体集積回路千ツブ１は半導体パッケージに収容されパ
ッドとパッケージ側のインナーリード５とがワイヤ６で
第２図の如く接続される。一方半導体集積回路チツブ１
上の信号パッドの数及び配置はＩＣの回路構成にか＼わ
らず固定されているが、複数のパッドの中で使用される
パッドの数は第２図に示すようにＩＣの回路構成によっ
て変動するためそれに対応したビン数の複数種類のパッ
ケージが必要とされる。この様に半導体集積回路チップ
とそれを収容するパッケージとの組合せが多岐にわたる
と半導体集積回路チップを外見上では判別できないので
その組立搭載時適切な対応がとれず誤搭載が発生する。
試験においても同様にセットアツプを間違え半導体素子
にダメージを与えることがある。
にダメージを与えることがある。
ｔｄ＋ 発明の目的
本発明は上記の点に鑑み、半導体集積回路チップ面にそ
れを収容するバフケージ種類を表示するようにして誤搭
載を防止することを目的とする。
れを収容するバフケージ種類を表示するようにして誤搭
載を防止することを目的とする。
ｔｅｌ 発明の構成
上自己目的は本発明によれは半導体集積回路チップ上に
該半導体集積回路チップが収容されるパッケージの種類
を表示する職別パターンを形成することによって達せら
れる。
該半導体集積回路チップが収容されるパッケージの種類
を表示する職別パターンを形成することによって達せら
れる。
（ｆｌ 発明の実施例
以下本発明の一実施例を図面により詳述する。
第３図は本発明の一実施例である半導体パッケージの型
式及びビン数表示を施した半導体集積回路チップを示す
平面図、第４図は第３図の表示領域を示す拡大図である
。第３図に８いて半導体集積回路千ツブ１１のパターン
面に表示領域１３を設け、この表示領域１３に半導体集
積回路千ツブ１１を収容するパッケージの型式及び端子
数（ビン数）をパｌ−ン表示するものである。パターン
表示方法の一例として設計回路図中の論理機能単位（プ
ロツクノを半導体モツプ上の単位セル１２ｔこ割当し設
計回路の構成により結線パターンをマスク上に形成する
が、このマスク形成時に識別パターン１５を同時に形成
し、配線形成工程で半導体集積回路チップ１１の表示領
域１３に転写し識別パターン１５を形成する。例えばホ
トエッチング工程テ被＋１５写ハターンを有するマスク
とアルミニウム膜を形成した上にホトレジスト膜を塗布
した半導体基板とを位置合せして重ね合せ露光、現像し
てホトレジスト膜パターンを作り、これをマスクとして
ウェット又はドライエツチングによす所要のアルミニウ
ムのパターンを転写、形成する。向衣示領域１３はチッ
プ表面上のどこに設けてもよいが半導体集積回路チップ
１１の周辺四隅の倒れか一端の空白部に設ければ素子形
成領域を減少させることなく表示が可能である。また表
示工程は上述の様に最終的な回路構成を行なうバターニ
ング時に基板上に金属膜（通常アルミニウム〕を被着さ
せ前述したホトエツチング法により回路パターンと識別
バｌ−ンを同時形成する力）、或は半導体集積回路千ツ
ブ１１の周辺に設けるパッド１４のパターン形成時に行
なうことにより生産プロセスを変更することなく表示が
可能である。また識別パターン１５は１文字尚り２０μ
〜４０μの字画で形成し例えば“ＤＩＰ２８’等と英人
又字、小文字の組合せ、端子数を示す数字に号を表示す
るＣとによりセラミックディップ構造で２８ビンを弔す
るバクケージを示すことになり、作業者が目視で半導体
集積回路チップに対応するパッケージの種類認識できる
ので誤搭載は防止される。また微細表示で、ちるため大
きなスペースは不要であり表示領域を十分とることかで
さる。更に識別パターンは配線工描よりも前の工程で半
導体基板表面に溝を形成しで構成してもよくパターンと
してはバーコード等ヲ用いてもよく、バーコードをセン
サで認識１−ることによってアセンブリの自動化を図る
Ｃとも容易である。
式及びビン数表示を施した半導体集積回路チップを示す
平面図、第４図は第３図の表示領域を示す拡大図である
。第３図に８いて半導体集積回路千ツブ１１のパターン
面に表示領域１３を設け、この表示領域１３に半導体集
積回路千ツブ１１を収容するパッケージの型式及び端子
数（ビン数）をパｌ−ン表示するものである。パターン
表示方法の一例として設計回路図中の論理機能単位（プ
ロツクノを半導体モツプ上の単位セル１２ｔこ割当し設
計回路の構成により結線パターンをマスク上に形成する
が、このマスク形成時に識別パターン１５を同時に形成
し、配線形成工程で半導体集積回路チップ１１の表示領
域１３に転写し識別パターン１５を形成する。例えばホ
トエッチング工程テ被＋１５写ハターンを有するマスク
とアルミニウム膜を形成した上にホトレジスト膜を塗布
した半導体基板とを位置合せして重ね合せ露光、現像し
てホトレジスト膜パターンを作り、これをマスクとして
ウェット又はドライエツチングによす所要のアルミニウ
ムのパターンを転写、形成する。向衣示領域１３はチッ
プ表面上のどこに設けてもよいが半導体集積回路チップ
１１の周辺四隅の倒れか一端の空白部に設ければ素子形
成領域を減少させることなく表示が可能である。また表
示工程は上述の様に最終的な回路構成を行なうバターニ
ング時に基板上に金属膜（通常アルミニウム〕を被着さ
せ前述したホトエツチング法により回路パターンと識別
バｌ−ンを同時形成する力）、或は半導体集積回路千ツ
ブ１１の周辺に設けるパッド１４のパターン形成時に行
なうことにより生産プロセスを変更することなく表示が
可能である。また識別パターン１５は１文字尚り２０μ
〜４０μの字画で形成し例えば“ＤＩＰ２８’等と英人
又字、小文字の組合せ、端子数を示す数字に号を表示す
るＣとによりセラミックディップ構造で２８ビンを弔す
るバクケージを示すことになり、作業者が目視で半導体
集積回路チップに対応するパッケージの種類認識できる
ので誤搭載は防止される。また微細表示で、ちるため大
きなスペースは不要であり表示領域を十分とることかで
さる。更に識別パターンは配線工描よりも前の工程で半
導体基板表面に溝を形成しで構成してもよくパターンと
してはバーコード等ヲ用いてもよく、バーコードをセン
サで認識１−ることによってアセンブリの自動化を図る
Ｃとも容易である。
Ｉｇｌ 発明の効果
以上詳細に説明したように本発明によイ１はパッケージ
屋式及び端子数を牛導体果槓回路千ツブ面番こ表示する
ことにより組立及びｆ：、験におりｆ ６誤悟載、又は
ｗＡ接続が防止でき作業効率は同上する。
屋式及び端子数を牛導体果槓回路千ツブ面番こ表示する
ことにより組立及びｆ：、験におりｆ ６誤悟載、又は
ｗＡ接続が防止でき作業効率は同上する。
しかも実装領域を減少させることなくまた通常プロセス
でパターン表示が可能である等大きな効果がある。
でパターン表示が可能である等大きな効果がある。
第１図は半導体集積回路子ンブに形成される識別パター
ン例を示す平面図、第２図はワイヤボンデング後の半導
体集積回路子ｙブの平面図、第３図は本発明の一実施例
である半導体パッケージの型式及びビン数表示を施した
半導体集積回路子ツブを示す平面図、第４図は第３図の
表示領域を示す拡大図である。 図中１１・・・・・・半導体集積回路チップ、１２・・
・・・・単位セル、１３・・・・・・表示領域、１４・
・・・・・パッド、１５・・・・・・識別パターン。
ン例を示す平面図、第２図はワイヤボンデング後の半導
体集積回路子ｙブの平面図、第３図は本発明の一実施例
である半導体パッケージの型式及びビン数表示を施した
半導体集積回路子ツブを示す平面図、第４図は第３図の
表示領域を示す拡大図である。 図中１１・・・・・・半導体集積回路チップ、１２・・
・・・・単位セル、１３・・・・・・表示領域、１４・
・・・・・パッド、１５・・・・・・識別パターン。
Claims (1)
- 半導体集積回路チップ上に該半導体集積回路チクプが収
容されるパッケージの種類を界示する鐘別パターンが形
成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076521A JPS59201445A (ja) | 1983-04-30 | 1983-04-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076521A JPS59201445A (ja) | 1983-04-30 | 1983-04-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201445A true JPS59201445A (ja) | 1984-11-15 |
Family
ID=13607582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076521A Pending JPS59201445A (ja) | 1983-04-30 | 1983-04-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201445A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852814A (ja) * | 1981-09-24 | 1983-03-29 | Nec Corp | 半導体集積回路 |
-
1983
- 1983-04-30 JP JP58076521A patent/JPS59201445A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852814A (ja) * | 1981-09-24 | 1983-03-29 | Nec Corp | 半導体集積回路 |
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