JPS5852868A - Ｓｃｆの製造方法 - Google Patents
Ｓｃｆの製造方法Info
- Publication number
- JPS5852868A JPS5852868A JP56151174A JP15117481A JPS5852868A JP S5852868 A JPS5852868 A JP S5852868A JP 56151174 A JP56151174 A JP 56151174A JP 15117481 A JP15117481 A JP 15117481A JP S5852868 A JPS5852868 A JP S5852868A
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- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- capacitor
- gate
- layer
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明け５ａｐ（スイッチトキャパシタフィルタ）ｊＤ
Ｉｌｌ造方法、特に一枚のマスクパターンのみを習更す
ることにより種々の仕様のｓｃ？を形成するいわゆるマ
スタースライスによる８０Ｆの製造方法に関する。
Ｉｌｌ造方法、特に一枚のマスクパターンのみを習更す
ることにより種々の仕様のｓｃ？を形成するいわゆるマ
スタースライスによる８０Ｆの製造方法に関する。
従来のＳＣＦを内層した工Ｏにおいては、Ｓ。
ｒの仕様（通過帯域幅、中心局波数、カットオフ周波数
１適過帯域内リップル、一定周波数での最小減衰量郷）
Ｆｉ、完全に固定されているか、クロック周波数を変え
た砂外部からの信４によ抄キャパシタの容量値を費えた
りするととによりある穆度使用者の希望に近い仕様を選
択でとるというものであった。しかしながら、上述の方
法による仕様の選択には自由度か少なく使用者の希望す
る仕様を完全に満たすことは不可能である。更に、フィ
ルタエ０は、マイクロプロセッサエ０、メモリＩＣのよ
うに同一仕様の汎用ＩＣが多量に生産されることは少な
く、少量多品種生産への要求か強まってくるものと考え
られる０本発明けこのような少量多品種生産に適するｓ
ａｙの製造方法を提供する本のである。
１適過帯域内リップル、一定周波数での最小減衰量郷）
Ｆｉ、完全に固定されているか、クロック周波数を変え
た砂外部からの信４によ抄キャパシタの容量値を費えた
りするととによりある穆度使用者の希望に近い仕様を選
択でとるというものであった。しかしながら、上述の方
法による仕様の選択には自由度か少なく使用者の希望す
る仕様を完全に満たすことは不可能である。更に、フィ
ルタエ０は、マイクロプロセッサエ０、メモリＩＣのよ
うに同一仕様の汎用ＩＣが多量に生産されることは少な
く、少量多品種生産への要求か強まってくるものと考え
られる０本発明けこのような少量多品種生産に適するｓ
ａｙの製造方法を提供する本のである。
以下、図面を用いて本発明の詳細な説明する。
第１図乃至第６図に本発明によるＳＯＦの製造ブロセヌ
の一例を示す。＠１図は、Ｎ″′基板１中にＰ−ウェル
２が形成され、窒化膜のバターニングが成された徒戸ス
トッパ層３及びＮ＋ストツノく層４が形成され、更ＫＬ
ＯＣＯ８酸化によってフィールド部５及びシリコン基板
部６か選択的に形成された状態を示す。第２図は、前記
フィールド部５に８ＣＦのキャパシタ列を成す二層多結
晶シリコンキャパシタの下側多結晶シリコン層が形成さ
れ、不純物ドープか成され更にバターニングが施された
状態を示す。第３図は二層多結晶シリコン基板部くシタ
の酸化Ｆａ８及びＭＯＢ ）ランジスタのゲート酸化Ｍ
９が同時に形成され、更に、二層多結晶シリコンキャパ
シタの上側多結晶シリコン電極１０゜ＮチャネルＭ０８
トランジスタのゲート多結晶シリコン１１及びＰチャネ
ルＭ０８トランジスタのゲート多結晶シリコン１２が同
時に形成されてノζターニングが施された状態を示す、
第４図は、ＣＶ Ｄ Ｓｉｎ！１１１３をマスクとして
Ｐ形不純物の拡散を行いＰチャネルＭＯｆｌ）ランジス
タのゲート１２及びソース−ドレイン１４を形成した状
態を示す。
の一例を示す。＠１図は、Ｎ″′基板１中にＰ−ウェル
２が形成され、窒化膜のバターニングが成された徒戸ス
トッパ層３及びＮ＋ストツノく層４が形成され、更ＫＬ
ＯＣＯ８酸化によってフィールド部５及びシリコン基板
部６か選択的に形成された状態を示す。第２図は、前記
フィールド部５に８ＣＦのキャパシタ列を成す二層多結
晶シリコンキャパシタの下側多結晶シリコン層が形成さ
れ、不純物ドープか成され更にバターニングが施された
状態を示す。第３図は二層多結晶シリコン基板部くシタ
の酸化Ｆａ８及びＭＯＢ ）ランジスタのゲート酸化Ｍ
９が同時に形成され、更に、二層多結晶シリコンキャパ
シタの上側多結晶シリコン電極１０゜ＮチャネルＭ０８
トランジスタのゲート多結晶シリコン１１及びＰチャネ
ルＭ０８トランジスタのゲート多結晶シリコン１２が同
時に形成されてノζターニングが施された状態を示す、
第４図は、ＣＶ Ｄ Ｓｉｎ！１１１３をマスクとして
Ｐ形不純物の拡散を行いＰチャネルＭＯｆｌ）ランジス
タのゲート１２及びソース−ドレイン１４を形成した状
態を示す。
第５図は、０ＶＤＳｉＯｔ膜１５をマスクとしてＮ形不
純物の拡散を行いＮチャネルＭＯ８）ランジスタのゲー
ト１１及びソース−ドレイン１６及びキャパシタの上側
電極１０を形成した状態を示す。
純物の拡散を行いＮチャネルＭＯ８）ランジスタのゲー
ト１１及びソース−ドレイン１６及びキャパシタの上側
電極１０を形成した状態を示す。
第６図は本発明によるＥＩＯＦ工○の完成図であり１７
は層間絶縁膜、１８Ｆｉコンタクトホール、１９けアル
ミ配線、２０はバシベーシ冒ン膜をそれぞれ示す。
は層間絶縁膜、１８Ｆｉコンタクトホール、１９けアル
ミ配線、２０はバシベーシ冒ン膜をそれぞれ示す。
本発明の特徴はｗ４３図の多結晶シリコン層１０゜１１
．１２の形成方法にある。二層多結晶シリコンキャパシ
タ部分を上から見た図を館７図及び第８図に示す０ｗＬ
７図において、２１け下側多結晶シリコン電極、２２は
上側多結晶シリコン電極、２５はコンタクトホール、２
４ｔｊアルミ配線をそれぞれ示す、ところで、８０？を
設計する場合、その仕様（通過帯域幅、中心周波数、カ
ットオフ周波数１適過帯域内リップル、一定周波数での
減衰量郷）が変わったためＳＣＦを構成しているキャパ
シタの面積を変更しなくてはならない場合がしばしば生
ずる。このような状況に対処するため第７図に示すごと
く下側多結晶シリコン電極に相当するマスクパターンを
電極部の面積にあらかじめ余裕をもたせて設計する。こ
れにより、８ＣＦの仕様便更にともなうキャパシタ面積
の肇更か生じた場合にけ上側多結晶シリコン電極に相当
するマスクパターンのみ質更することによりＳＣＦの仕
様費更に対処することがで鎗る。言い換えれば上側多結
晶シリコン電極に相当するマスクパターンのみを取りか
えることＫより、多くの異なる仕様を有するｓｅｐを製
造することが可能となる。第８図に、第７図に対してキ
ャパシタ面積を増加させた場合のキャパシタ部の上面図
を示す、２５け新しいマスクパターンにより形成された
上側多結晶シリコン電極を示す。
．１２の形成方法にある。二層多結晶シリコンキャパシ
タ部分を上から見た図を館７図及び第８図に示す０ｗＬ
７図において、２１け下側多結晶シリコン電極、２２は
上側多結晶シリコン電極、２５はコンタクトホール、２
４ｔｊアルミ配線をそれぞれ示す、ところで、８０？を
設計する場合、その仕様（通過帯域幅、中心周波数、カ
ットオフ周波数１適過帯域内リップル、一定周波数での
減衰量郷）が変わったためＳＣＦを構成しているキャパ
シタの面積を変更しなくてはならない場合がしばしば生
ずる。このような状況に対処するため第７図に示すごと
く下側多結晶シリコン電極に相当するマスクパターンを
電極部の面積にあらかじめ余裕をもたせて設計する。こ
れにより、８ＣＦの仕様便更にともなうキャパシタ面積
の肇更か生じた場合にけ上側多結晶シリコン電極に相当
するマスクパターンのみ質更することによりＳＣＦの仕
様費更に対処することがで鎗る。言い換えれば上側多結
晶シリコン電極に相当するマスクパターンのみを取りか
えることＫより、多くの異なる仕様を有するｓｅｐを製
造することが可能となる。第８図に、第７図に対してキ
ャパシタ面積を増加させた場合のキャパシタ部の上面図
を示す、２５け新しいマスクパターンにより形成された
上側多結晶シリコン電極を示す。
本発明のもう一つの特徴けｓａｐの仕様に応じて８０Ｆ
の構成要素である演算増幅器の性能全種種変えることが
できる点にある。一般に、急峻な特性をもったｓａｙは
ど周波数特性の良い演算増幅器を必要とし、周波数特性
の良い演算増幅器を得ルタめＫはＭＯ日トランジスタの
寸法を変えて消費１ｆｉを増加させたはればならない、
鮪１図乃至糖６図に駁明したごと＜、ＭＯＢ）ランジス
タ（特に演算増幅器を構成す７． Ｍ Ｏ８）ランジス
タ）のゲートは前記キャパシタの上側１蓼と同時に形成
する必要がある。鮪９図において、２６ｉｔゲート多結
晶シリコン、２７Ｆｉソース・ドレイン拡散層、２８Ｆ
ｉコンタクトホール、２９＃′ｉアルミ配線をそれぞれ
示す。同図において、ＭＯＢ）ランジスタのチャネル幅
ＷＦｉフィールドを形成する工程で決定され、チャネル
長Ｌｊｊキャパシタの上側電極を形成する工穆で決定さ
れる。チャネル長がり。
の構成要素である演算増幅器の性能全種種変えることが
できる点にある。一般に、急峻な特性をもったｓａｙは
ど周波数特性の良い演算増幅器を必要とし、周波数特性
の良い演算増幅器を得ルタめＫはＭＯ日トランジスタの
寸法を変えて消費１ｆｉを増加させたはればならない、
鮪１図乃至糖６図に駁明したごと＜、ＭＯＢ）ランジス
タ（特に演算増幅器を構成す７． Ｍ Ｏ８）ランジス
タ）のゲートは前記キャパシタの上側１蓼と同時に形成
する必要がある。鮪９図において、２６ｉｔゲート多結
晶シリコン、２７Ｆｉソース・ドレイン拡散層、２８Ｆ
ｉコンタクトホール、２９＃′ｉアルミ配線をそれぞれ
示す。同図において、ＭＯＢ）ランジスタのチャネル幅
ＷＦｉフィールドを形成する工程で決定され、チャネル
長Ｌｊｊキャパシタの上側電極を形成する工穆で決定さ
れる。チャネル長がり。
であったものをり、に変えた場合のＭ０８トランジスタ
の形成方法の一例を第１０図に示す、第１０図において
３０け新しいマスクパターンにより形成されたゲートで
Ｔｏ！＋、Ｓｌけソース・ドレイン拡散層ｔある。
の形成方法の一例を第１０図に示す、第１０図において
３０け新しいマスクパターンにより形成されたゲートで
Ｔｏ！＋、Ｓｌけソース・ドレイン拡散層ｔある。
以上述べたごとく、本発明によると一層分のマスクパタ
ーンををりかえることにより、ｓｅｐのキャパシタ面積
及びＭＯＳ トランジスタの素子寸法を所望の大きさに
変えることが可能とな抄、これによって少量多仕様の８
０Ｆが僚コストで製造される。
ーンををりかえることにより、ｓｅｐのキャパシタ面積
及びＭＯＳ トランジスタの素子寸法を所望の大きさに
変えることが可能とな抄、これによって少量多仕様の８
０Ｆが僚コストで製造される。
第１図乃至鮪６図は本発明のＢＣＦの製造工程を示す図
。 第７図及び館８図ｄ本発明により製造されたＢＣＦのキ
ャパシタの駁明図。 第９図及び腑１０図ｄ本発明により製造された５ＣＩＦ
を構成するＭＯＳ ）ランジヌタの説明図。 以 上 出願人 株式会社 趣訪精工金 代理人 弁理士 最上 務 第６図 第７図 第８図
。 第７図及び館８図ｄ本発明により製造されたＢＣＦのキ
ャパシタの駁明図。 第９図及び腑１０図ｄ本発明により製造された５ＣＩＦ
を構成するＭＯＳ ）ランジヌタの説明図。 以 上 出願人 株式会社 趣訪精工金 代理人 弁理士 最上 務 第６図 第７図 第８図
Claims (2)
- （１） 二層多結晶シリコンでキャパシタを形成した
５ａｙ（スイッチトキャパシタフィルタ）であって、キ
ャパシタを形成している二層多結晶シリコンの上側多結
晶シリコン層のパターン面積を変えることにより仕様の
異なるｓｋの８０７を実現することを特徴きする５ａｙ
Ｏ劇造方法。 - （２）Ｓ（３Ｆを構成するＭＯＳ ）ランジスタのうち
少なくとも一つけそのゲートを前記上側多結晶シリコン
層で形成し、皺上側多結晶シリコン層のパターン寸法を
変えることにより演算増幅器を構ｔｌｆるＭ０８トラン
ジスタのチャネル長を変え仕様の異なる種々の８ＣＰを
実現することを特徴とする特許請求間５ｊｌＥ−項記載
のＳ（！Ｆの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151174A JPS5852868A (ja) | 1981-09-24 | 1981-09-24 | Ｓｃｆの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151174A JPS5852868A (ja) | 1981-09-24 | 1981-09-24 | Ｓｃｆの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5852868A true JPS5852868A (ja) | 1983-03-29 |
Family
ID=15512919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151174A Pending JPS5852868A (ja) | 1981-09-24 | 1981-09-24 | Ｓｃｆの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852868A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766980U (ja) * | 1980-10-08 | 1982-04-21 | ||
| JPS5792589U (ja) * | 1980-11-28 | 1982-06-07 | ||
| JPS5798989U (ja) * | 1980-12-11 | 1982-06-17 | ||
| JPS57101685U (ja) * | 1980-12-16 | 1982-06-22 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4190854A (en) * | 1978-02-15 | 1980-02-26 | National Semiconductor Corporation | Trim structure for integrated capacitors |
-
1981
- 1981-09-24 JP JP56151174A patent/JPS5852868A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4190854A (en) * | 1978-02-15 | 1980-02-26 | National Semiconductor Corporation | Trim structure for integrated capacitors |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766980U (ja) * | 1980-10-08 | 1982-04-21 | ||
| JPS5792589U (ja) * | 1980-11-28 | 1982-06-07 | ||
| JPS5798989U (ja) * | 1980-12-11 | 1982-06-17 | ||
| JPS57101685U (ja) * | 1980-12-16 | 1982-06-22 |
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