JPS6020908B2 - Ｍｏｓ二重多結晶集積回路の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は二重多結晶シリコン層を用いる集積回路の製造
方法に関する。

ある種のＭＯＳ集積回路においては、数多くの回務構造
の構成に二重多結晶シリコン層が用し、られる。

通常は、上側すなわち第２の多結晶シリコン層が、上側
すなわち第２の多結晶シリコン層からの酸化物層により
シリコン基板から分離される。それらの層は浮動ゲート
、コンデンサ、相互接続線などを用いるメモリ装置に、
公知のホトリソグラフ技術を用いて作りこまれる。その
技術は市販の電荷結合素子およびプログラム可能な議出
し専用メモ川こ現在用いられている。これらの二重多結
晶集積回路のあるものにおいては、下側層から作られた
都村と位置が合う上側層から作られる部材を持つことが
望ましい。

たとえば、電界効果素子でゲートを作るために上側と下
側の層が用いられる場合には、ゲート間の位置合わせは
重要である。しかし、従釆の製造方法ではそのような位
置合わせを行うことは困難である。従来の方法がこの位
簿合わせ問題を間接的に解決するやり方は、第１図を参
照して後で説明することにする。本発明の方法は二重多
結晶シリコン層を用いるＭＯＳ集積回路の製造に用いら
れる。

第１の多結晶シリコン層を基板の上に形成し、その第１
層の上に第２の多結晶シリコン層を形成する。本発明の
方法は、第２シリコン層内の回路構造に位置が合う回路
構造を、第１シリコン層内に形成するものである。まず
、ある回路構造を第２シリコン層中に形成し、次に第１
シリコン層をエッチングするためにその構造をマスキン
グ部材として使用する。そうすると第１シリコン層内で
エッチングにより作られた構造は第２シリコン層中の構
造に位置が合う。本発明の方法により、第１と第２のシ
リコン層から位置が合っている多結晶シリコン構造を作
ることができる。

たとえば、それらの構造が電界効果素子の上側と下側の
ゲートである場合には、２つのゲートと位置が合うソー
ス領域とドレィン領域を基板中に作ることができる。以
下の説明では第１と第２の層の構造がゲートである浮動
ゲートメモリ装置の製造を例として、本発明を説明する
ことにする。しかし、この方法はコンデンサ、相互接続
線などのようなその他の集積回路部材および素子の構成
にも使用できる。更に、以下の説明では二重多結晶シリ
コン層を例として本発明の方法を説明するが、多結晶シ
リコン層を２つ以上用いる回路の構成にも本発明は有用
である。以下に行う本発明の方法の説明から明らかなよ
うに、説明を複雑にしないためにこの技術分野で周知の
事柄については説明を省略しており、また説瀕されてい
る事項でも本発明の実施には不要であってただ本発明の
説明を助けるのに便利であるために付加してものも含ま
れていることを理解すべきである。

まず第１図を参照して従来技術を具体的に説明する。

Ｐ形基板１０の上には従釆のＭＯＳ二重多結晶シリコン
浮動ゲート素子が示されている。基板１０の上面にはイ
オンが注入されて、浮動ゲート素子のホスト領域１１が
形成される。この素子は基板１０の上面と浮動ゲート１
６との間に配置されるゲート酸化物１４を含む。このゲ
ートは多結晶シリコンで構成される。この素子の製造に
際しては、基板の上面に酸化物層と多結晶シリコン層と
が形成される。ゲート１６と酸化物層１４とは公知のホ
トリソグラフ技術でそれらの層から作られている。次に
低濃度にドープされたＮ形領域２１を、ゲートｉ６と酸
化物層１４とに位置を合わせて形成する。その後で、浮
動ゲート１６の上に他の多結晶シリコン層と酸化物層と
を形成し、それからエッチングを行って酸化物層１８と
上側ゲートすなわち制御ゲート２０を作る。制御ゲート
２０を作ってから、領域２１内に制御ゲートに位置を合
わせてＮ形領域２２を形成する。理想的にはゲート１６
と２０の位置を合わせて、Ｎ形領域をそれら２つのゲー
トに位置を合わせて作ることができるようにするとよい
。

しかし、ゲート２０を作るためのマスクをゲート１６に
位置合わせするための許容誤差が非常に小さいために、
上記のようにすることは困難である。ゲート２０と１６
は位置が合っていないから、この素子のソース領域とゲ
ート領域との形成には独立したドーピング工程を必要と
する。更に、ゲート２０の面積はゲート１６の面積より
も広く、のために素子の面積が広くなる。後で説明する
ように、本発明の方法により第１図に示す素子を作る場
合には、制御ゲ−トと浮動ゲートの位置は合うから、ソ
ース領域とドレィン領域とを作るのにドーピング工程は
１回でよい。

また、素子の面積が狭くなるからより高密度の素子を作
ることができることになる。次に第２図乃至第７図を参
照して本発明の一実施例を説明する。第２図において、
２５はＰ形シリコン基板で、その上面にはシリコンの酸
化物層２７が成長させられる。この層２７の上面には第
１の多結晶シリコン層２９が作られる。ここで説明して
いる例では、シリコン層２９にはリンのようなｎ形不純
物を通常の拡散法で高濃度にドープする。第１多結晶シ
リコン層２９の露出面に第２の酸化物層３１を成長させ
る。たとえば、酸化物層２７と３１の厚みは５００〜１
０００Ａであり、第１シリコン層２９の厚みは４５００
〜６０００Ａである。第２図に示す基板と、その上に形
成されている層とは、第１図に示す基板１０と、ゲート
酸化物１４と浮動ゲート１６の形成にそれぞれ用いられ
る酸化物層および多結晶シリコン層とそれぞれ同等のも
のである。第３図には、酸化物層３１の上面に第２の多
結晶シリコン層３３を形成し、それからそのシリコン層
３３の上面に酸化物層３５を成長させた時点における、
第２図に示す素子の状態を示してある。

それらの層は従釆の技術で形成できる。酸化物層３１の
上面にそれらの層を形成することは、第２の多結晶層の
形成に先立って浮動ゲート１６を全面的にエッチングし
ている第１図に示す素子に関連して説明した従来の方法
とは異なる。第２図乃至第７図では素子の１つの横断面
だけを示していることがわかるであろう。第１の多結晶
シリコン層２９を基板２５の他の部分でマスクおよびエ
ッチングし（素子の間のように）、したがって層２９は
層３３と同じ拡がりを持たないようにできる。第２図乃
至第７図は浮動ゲ−ト素子のゲート領域を主として示す
。第１シリコン層２９をエッチングした場合には、それ
らのエッチングした領域を絶縁するために酸化工程を必
要とする。したがって、第３図に示す酸化物層３１は、
第３図の層３１を再成長させる場合には異なる酸化物と
することができる。酸化物層３５を形成してから、その
層にマスキング部材を作る。

この部材を第４図にマスキング部材３５ａとして示して
ある。このマスキソグ部材３５ａは所定のパターンに合
致し、公知のホトリソグラフ技術を用いて作ることがで
きる。このマスキング部材の形成に続いて、多結晶シリ
コン層３３に公知のシリコンエッチ液を塗布してその層
をエッチングし、第４図に示すように上側すなわち第２
のゲートすなわち上側ゲート３３ａを作る。第２ゲート
３３ａを作ってから、酸化物層３１の露出部分とマスキ
ング部材３５ａとを公知の酸化物エッチング液で除去す
る。

次に第１多結晶シリコン層をエッチングして、第５図に
示すように下側ゲート２９ａを形成する。このエッチン
グ工程中は上側ゲート３３ａはマスキング部材として機
能して、下側ゲート２９ａが第５図に示すように上側ゲ
ート３３ａと位置が合うようにする。ここで説明してい
る実施例では、シリコン層２９のエッチングのために選
択性エッチ液が用いられる。このエッチ液はドーピング
されている多結晶シリコンと、ドーピングされていない
多結晶シリコンとを区別して、ドーピングされている方
のシリコンだけを除去して、上側ゲート３３ａをほぼそ
のまま残す。第５図に示す構造はそのような選択的エッ
チングにより得られた構造で、下側ゲート２９ａと、上
側ゲート３３ａと、それらのゲートの中間に設けられた
ゲート酸化物３１ａとを含む。この実施例では、エッチ
液にはフッ化水素酸、硝酸およびアセチル酸が含まれる
。このエッチ液は物質の必要な選別を行い、リンがドー
プされている多結晶シリコンだけをエッチングする。こ
の実施例では下側多結晶シリコン層にだけドープし、上
側多結晶シリコン層にはドーブしていないが、ドープさ
れた層とドープされない層とのその他の組合わせも採用
できる。その場合には上側の層をまずエッチングして多
結晶シリコン構造を形成し、この構造を下側層のエッチ
ング用マスキング部材として用いる。たとえば、下側層
にはドープせず、上側層にホウ素（Ｐ形）をドープでき
る。その時には、ドープされていない下側の多結晶シリ
コン層を選択的にエッチングするために、高温のＫＯＨ
を使用できる。この特別なエッチ液はドープされている
上側のシリコン層にはほとんど作用しない。このエッチ
液は下側層が低濃度にドープされ、上側層が高濃度にド
ープされている場合にも使用できる。ある構造の場合に
は、下側層にＰ形不純物をドープし、上側層にＮ形不純
物をドープすることもできる。

下側層のエッチングのためにＣｒＣ３、フツ化水素酸お
よび水で構成されるエッチ液（ＳＩＲＴＬ）を使用でき
る。

第５図に示す構造を浮動ゲートメモリ素子にする場合に
は、ゲート２９ａと３３ａの近くに酸化物層２７を貫通
する穴３８をあげる。

それからホウ素イオンの注入によりその穴３８の中に井
戸を形成する。次に、酸化ドライバ工程によりこの井戸
の中の不純物を穴３８の周囲壁をこえて拡散させ、第６
図に示すＰ形井戸４０を形成する。この酸化ドライバ工
程中に酸化物４２が第６図に示すよう形成される。Ｐ形
井戸４０の形成に続いて、ゲート２９ａ，３３ａの附近
に酸化物層２７を貫通する一対の穴４４を形成する。

それからリンのようなＮ形不純物を用いてソース領域４
５とドレイン領域４６を形成する。穴３８と４０、Ｐ形
井戸４０、ソース領域４５、ドレィン領域４６の形成は
公知のＭＯＳ処理法により行うことができる。第６図お
よび第７図に示す実施例についてはＰ形井戸４０を用い
ることができるが、基板２５がより高濃度にドープされ
たり、あるいは基板の上面にイオンを注入してこの素子
のホスト領域を形成するようなメモリ素子の形成にはそ
のような井戸は不要である。

たとえば、第１図に示す素子ではＰ形井戸を用いずに基
板の上面にイオンを注入した（領域１１）。第７図に示
す素子の製造に本発明の方法を用いると、第１図に示す
従来の素子よりも優れたいくつかの利点が得られる。

まず、第１図に示す素子の性能は上側ゲートの製造に関
連するマスクの位置合わせには依存しない。本発明の方
法により得られる位置合わせにより、もっと優れた性能
が得られる。更に、本発明の方法で作られる素子では上
側ゲートは下側ゲートより大きくないから、素子の寸法
は４・さくなる。マスク位置合わせの誤差を補正するた
めに、第１図に示す素子の上側ゲートは下側ゲートより
も大きくなっている。第７図に示す素子を複数個あつめ
てプログラム可能な読出し専用メモリを構成できる。

その場合にはそのメモリは１チップデジタルコンピユ−
夕の一部を構成する。この実施例では井戸４０のような
Ｐ形井戸は用いておらず、この素子のホスト領域はイオ
ン注入される。

【図面の簡単な説明】

第１図は二重層多結晶シリコン構造を用いて従来の方法
で作られた１つのシリコン層構造が第２のシリコン層構
造と位置が合っていないＭＯＳ浮動ゲート素子の断面図
、第２図は第１多結晶シリコン層を表面に形成されてい
る基板を示す断面図、第３図は第１層の上面に第２多結
晶シリコン層を形成した第２図の基板の断面図、第４図
は第２シリコン層の中にホトリソグラフ技術で作られた
第１構造を有する第３図の基板の断面図、第５図は第２
層の第１構造をマスキング部材として用いているエッチ
ングされる第１シリコン層を有する第４図の基板の断面
図、第６図はゲート酸化物層を貫通している穴と、その
穴を通じて基板中に形成された不純物の井戸とを有する
第５図に示す基板の断面図、第７図は基板中にソース領
域とドレィン領域が形成されている第６図の基板の断面
図である。 １０，２５・・・・・・基板、１１…・・・ホスト領域
、１４，１８，２７，３１，３５，４２・・・・・・酸
化物層、１６・・・・・・浮動ゲート、２０，３３ａ・
・・・・・上側ゲート、２１，２２・・・・・・ｎ形領
域、２９，３３・・・・・・下側多結晶層、３５ａ・・
・・・・マスキング部村、２９ａ・・・・・・下側ゲー
ト、３８・・・・・・穴、４０・・・・・・不純物井戸
。 五沙Ｚ ん凶２ 力凶３ 有数〆 釘靴，５ ヱタ．６ ん靴夕

Claims (1)

1. 【特許請求の範囲】 １ シリコン基板上に第１の多結晶シリコン層を形成す
   る工程と、この第１シリコン層の上に絶縁層を形成する
   工程と、この絶縁層の上に第２の多結晶シリコン層を形
   成する工程とを備え、前記第１および第２のシリコン層
   の一方はドープされており、前記第２シリコン層および
   前記絶縁層をエツチングして所定のパターンを持つ構造
   を形成する工程と、この構造をマスクとして用い、この
   構造および前記第１シリコン層に、前記ドープに基づく
   エツチングの選択性に依存して前記第１シリコン層を選
   択的にエツチングするエツチング剤を付着する工程とを
   更に備え、それにより前記基板上に二重多結晶シリコン
   構造を形成することを特徴とするＭＯＳ二重多結晶集積
   回路の製造方法。 ２ 特許請求の範囲第１項に記載の方法において、前記
   基板は第１酸化物層を含む方法。 ３ 特許請求の範囲第２項に記載の方法において、前記
   第１シリコン層にはリンをドープする方法。 ４ 特許請求の範囲第２項に記載の方法において、前記
   絶縁層は第２化化物層を含む方法。 ５ 特許請求の範囲第１項に記載の方法において、前記
   第２シリコン層にはホウ素をドープする方法。 ６ 特許請求の範囲第４項に記載の方法に従つて前記シ
   リコン基板上にＭＯＳ浮動ゲートメモリを製造する方法
   であつて、前記第１シリコン層にドーピングする工程と
   、前記第２シリコン層の上にゲートマスク部材を形成す
   る工程とを含み、前記エツチング工程は前記第２シリコ
   ン層をエツチングして上側ゲートを形成することを含ん
   でおり、前記第２酸化物層の露出部分を除去する工程を
   更に含み、前記エツチング剤は前記第１シリコン層を選
   択的にエツチングして下側ゲートを形成し、前記上側ゲ
   ートは前記下側ゲートのエツチング中はマスクとして機
   能し、それにより前記下側ゲートは前記上側ゲートを整
   列することを特徴とする方法。 ７ 特許請求の範囲の第６項に記載の方法において、前
   記基板のうち前記ゲートに近い部分にソース領域とゲー
   ト領域を形成する工程を含む方法。 ８ 特許請求の範囲第６項に記載の方法において、前記
   ソース領域とドレイン領域はｎ形領域で構成される方法
   。