JPS5853381B2

JPS5853381B2 - プログラム制御方式

Info

Publication number: JPS5853381B2
Application number: JP51032810A
Authority: JP
Inventors: 孝夫内倉
Original assignee: KASHIO KEISANKI KK
Current assignee: KASHIO KEISANKI KK
Priority date: 1976-03-25
Filing date: 1976-03-25
Publication date: 1983-11-29
Also published as: JPS52116038A

Description

【発明の詳細な説明】

本発明は、プログラム付小型電子計算機におけるプログ
ラム制御方式に関する。近年、例えば電子式卓上計算機等の小型電子式計算機に
プログラムを書を込むことが出来るようにしたプログラ
ム付小型電子式計算機（以下プログラム計算機と略称す
る）が実用化されつつある。しかして、このプログラム計算機は書き込まれた複数の
プログラムを書き込まれた順に記憶している。このため必要なプログラムがどの領域に書き込まれてい
るかは分らず、所定のプログラムに何らかのプログラム
の挿入あるいは何ステップかの消去または変更等に際し
てその操作を加えるステップ以降のプログラムつまり後
続するプログラムはシフトしなげればならずその制御が
極めて複雑になるものであった。また、１つのプログラム全体を消去したい場合も、誤ま
って後続のプログラムまで消去してしまう虞れがある等
種々の欠点があった。本発明は上記の点に鑑みてなされたもので、プログラム
の変更、訂正等、プログラムの書き込みを行う際には、
該当プログラムをメモリの空き領域の先頭部分に移すこ
とにより、他のプログラムに対する影響を少なくしてプ
ログラムの変更、訂正等の処理を確実に行い得るプログ
ラム制御方式を提供することを目的とする。以下図面を参照して本発明の一実施例を説明する。第１図はプログラム計算機全体の構成を示すもので、１
はテンキー、ファンクションキー及びプログラム関連キ
ー等を備えたキー人力部、２はこのキー人力部１から入
力される信号に応じて所定のＲＯＭ（リードオンリーメ
モリ）アドレスを出力するアドレス回路であり、このア
ドレス回路２によってＲＯＭ（リードオンリーメモリ）
３のアドレス指定が行われる。このＲＯＭ３には、各回路の動作を制御するマイクロプ
ログラムが組まれており、レジスタ指定信号を出力する
出力線４、転送指令、演算指令、桁シフト指令等各種イ
ンストラクションを出力する出力線５、キー操作に対応
したデータ及びその他のデータを出力する出力線６、所
定のタイミング信号を出力する出力線７、自己の次アド
レスを出力する出力線８を備えている。なお、これ等冬山力線はパスラインとなっている。そして、上記出力線４に出力されるレジスタ指定信号は
、レジスタの入出力指定デコーダ９゜１０に送られ、出
力線５に出力されるインストラクションはインストラク
ションデーコダ１１へ送られる。また、出力線６に出力されるデータは、タイミングカウ
ンタ１４からの順序パルスと共にコード発生回路１２へ
送られ、出力線７に出力されるタイミング信号はタイミ
ングカウンタ１４からの順序パルスと共にタイミング回
路１３へ送られる。また、出力線８に出力される次アドレスはアドレス回路
２へ送られＲＯＭ３の次のアドレスを指定する。しかして、上記インストラクションデコーダ１１は、Ｒ
ＯＭ３から与えられるインストラクションを解読し、そ
の解読結果に従って入出力指定デコーダ９，１０、ゲー
ト回路１５゜１６、及びアダー回路１７に動作指令を与
える。また、コード発生回路１２は、ＲＯＭ３から出力線６を
介して与えられ例えば４ビツトの並列データを、タイミ
ングカウンタ１４からの順序パルスに同期したシリアル
コードに変換して出力する。このコード発生回路１２の出力は、ゲート回路１８を介
してアダー回路１７へ送られる。また、タイミング回路１３はＲＯＭ３から出力線１を介
して与えられる例えば並列４ビツトで表わされたタイミ
ング信号をタイミングカウンタ１４からの順序パルスに
同期したシリアルコードに変換して出力したり、後述す
るようにゲート回路１５から出力されるメモリ記憶の列
指定アドレスを所定のタイミングで出力するもので、そ
の出力は入力指定デコーダ９，１０へ送られる。この入出力指定デコーダ９，１０は、Ｘ、Ｙ、Ｚの演算
用レジスタ１９，２０，２１、進行中のプログラムのア
ドレス及び後述するプログラムメモリから読出されたプ
ログラムを必要に応じて組み換えて記憶するブラックレ
ジスタ２２、上記プログラムメモリから読出されたプロ
グラムを一時記憶するインストラクションレジスタ２３
種々のデータを記憶するデータメモリ２４及びプログラ
ムの内容を記憶するプログラムメモリ２５の入出力ゲー
トを所定のタイミングで開閉制御するもので、出力指定
デコーダ９の出力により、レジスタ１９〜２３及びメモ
！Ｊ２４，２５の出力側に設けられるゲート回路１８が
開閉制御され入力指定デコーダ１０の出力によりレジス
タ１９〜２３及びメモリ２４，２５の入力側にそれぞれ
設けられるゲート回路２６゜３２０開閉制御が行われる
。また、ゲート回路１８の出力はアダー回路１７を介して
ゲート回路２６〜３２に加えられると共に、さらにデコ
ーダ１０の出力により開閉制御されるゲート回路３３を
介して例えば８ビツト構成のアドレスレジスタ３４に加
えられる。このアドレスレジスタ３４の出力は、ゲート回路１８の
入力側に戻される。また、アドレスレジスタ３４の上位４ビツトの出力端に
はアッパアドレスを一時記憶する４ビツトのアッパレジ
スタ３５が接続され、アドレスレジスタ３４の下位４ビ
ツトの出力端にはロアーアドレスを一時記憶する４ビツ
トのロアーレジスタ３６が接続される。そして、上記アドレスレジスタ３４からレジスタ３５に
読出されるアッパアドレスはゲート回路３１．３２に送
られると共にゲート回路１８にも送られ、アドレスレジ
スタ３４からレジスタ３６に読出されるロアーアドレス
はゲート回路１５を介してタイミング回路１３に送られ
る。また、上記アダー回路１７の出力は、インストラクショ
ンデコーダ１１からの指令によってゲート制御されるゲ
ート回路１６を介して判断回路３７へ送られ、この判断
結果に応じたジャンプアドレスがアドレス回路２へ送ら
れる。また一方、前記Ｘレジスタ１９は表示レジスタを兼ねて
おり、その出力は直−並列変換回路３８及びデコーダ３
９を介して表示部４０に送られて表示される。しかして、上記プログラムメモリ２５は、第２図に示す
ように例えば１６行×１６列の容量を有し、各列は１デ
イジツト構成で２デイジツトにより１バイトが構成され
る。そしてプログラムは１バイトずつステップが進められる
ものであり、従ってメモリ２５０１行には８ステツプの
記憶が行われる。なお第２図ａはプログラム番号１（Ｐｒ＃１）の内容が
書込まれた状態、第２図すはプログラム番号１．２（Ｐ
ｒ＃１、Ｐｒ＃２）の内容が書込まれた状態、第２図Ｃ
はプログラム番号１．２．３（Ｐｒ＃１、Ｐｒ＃２、Ｐ
ｒ＃３）の内容が書込まれた状態を示している。この場合者プログラムは例えば列アドレスのＯ指定番地
から書込みが行なわれるようになっている。また、上記プログラムＰｒ＃１〜Ｐｒ＃３は、次に示す
内容が設定されている状態を示している。ａＰｒ＃＝１：（プログラム番号は１である。）ＥＮＴ１：２：（変数入力はメモリの１番
地と２番地である。）３＝ＩＸ２（３番地に１番地×２番地の結果が入る。）ＡＮＳ３：（答は３番地である。）ＥＮＤ（終了）ｂｐｒ＃２：（プログラム番号は２である。）ＥＮＴ６：７：（変数入力は６番地と７番地である。）８＝６＋７：（８番地に６番地＋７番地の結果が
入る。）ＡＮＳ８：（答は８番地である。）ＥＮＤ（終了）ｃＰｒ＃３：（プログラム番号は３である。）ＥＮＴ４：（変数入力は４番地である。）５＝に１．５Ｘ４：（５番地に定数１．５Ｘ４番
地の結果が入る。）ＡＮＳ５：（答は５番地である。）ＥＮＤ（終了）なお、第２図において、Ｍはメモリ、Ｆはファンクショ
ン、Ｋは定数を意味し、データ書込みの不要部分はＯで
示しである。しかして、本発明は例えば第３図ａに示すようにプログ
ラムメモリ２５にＰｒ＃１−Ｐｒ＃３のプログ
ラムが書込まれている場合において、ＰｔＯ２の内容変
更する場合に、Ｐｒ＃ｌの内容を第３図すに示すように
最後部プログラムＰｒ＃３の後に、つまり空領域の先頭
部分に移すようにしたものである。このように指定プログラムを空領域の先頭部分に移すよ
うにすると、そのプログラムに対する書換え、割込み、
訂正、クリア等を他のプログラムに影響を与えることな
く迅速かつ確実に行わせることができるもので、以下そ
の詳細な動作を第４図のフローチャートに従って説明す
る。まず、第２図ａに示すようにプログラムメモリ２５にプ
ログラムＰｒ＃１のみが書込まれている状態で、プログ
ラムＰｒ＃２を書込む場合の動作について説明する。最初に第４図のステップＡに示すようにプログラムキー
を操作してプログラムＰｒ＃２を指定する。このキー操作によりキー人力部１からアドレス回路２に
信号が送られ、このアドレス回路２によりＲＯＭ３の所
定アドレスが指定される。この結果ＲＯＭ３の出力線４，５゜７から信号が出力さ
れ、この信号に従って入出力指定デコーダ９，１０から
制御指令が出力されてゲート回路２９，１８のゲートが
バイト１（バイト１とは下位２桁〜下位４桁のことであ
る）のタイミングで開かれ、ＲＯＭ３から出力線６に出
力されるプログラム番号指定データＰｒ＃２がコード発
生回路１２、ゲート回路１８、アダー回路１７、ゲート
回路２９を介してフラグレジスタ２２内のＦＢ＋領
域に書込まれる。そして、上記ステップＡの実行時にＲＯＭ３の出力線８
に次アドレスが出力されステップＡが紙了すると次のス
テップＢに進む。このステップＢではＲＯＭ３からの制御指令に従ってア
ドレスレジスタ３４の内容がクリアされると共に、フラ
グレジスタ２２内のＦＢｏ５ＦＢ□領域の内容がク
リアされる。次いでステップＣに進み、アドレスレジスタ３４の内容
によってアドレス指定されるプログラムメモリ２５の内
容Ｐ（Ａ）が読出され、ゲート回路１８、アダー回路１
７及びゲート回路３０を介してインストラクションレジ
スタ２３に書込まれる。この場合、アドレスレジスタ３４はステップＢでクリア
されているので、アッパレジスタ３５及びロアーレジス
タ３６に読出されるアドレス内容は共に「００００」と
なっている。アッパレジスタ３５の内容はゲート回路１８に印加され
、ロアーレジスタ３６の内容はインストラクションデコ
ーダ１１からの指令により開成されるゲート回路１５を
介して読出され、タイミング回路１３、出力指定デコー
タ９を介してゲート回路１８に印加されるしかして、ア
ッパアドレス、ロアーアドレスが共に「０ＯＯＯ」の場
合、プログラムメモリ２５は第２図ａにおけるＯ行Ｏ列
が指定されてその内容Ｐｒ＃１が読出される。従ってステップＣにおいて、インストラクションレジス
タ２３にはＰｔＯ２が書込まれる。次いでステップＤに進み、インストラクションレジスタ
２３の内容カフラグレジスタ２２のＦＢｔ領域に記
憶されている内容Ｐｒ＃２と等しいかどうか判断される
。すなわち、インストラクションデコーダ１１からゲート
回路１６に判断命令がまた減算命令がアダー回路１７に
与えられることにより、フラグレジスタ２２及びインス
トラクションレジスタ２３の内容がゲート回路１８、を
介してアダー回路１７で減算され、その結果がゲート回
路１６を介して判断回路３７に送られ、データの有無に
よって上記の判断動作が行われる。今の場合、インストラクションレジスタ２３にはプログ
ラム番号Ｐｒ＃１が書込まれているので、ＰｔＯ２と一
致せず判断結果はＮ。となり、ステップＥに進む。ステップＥでは、インストラクションレジスタ２３の内
容が判断回路３７に直接送られて

〔０〕かどうか判断さ
れる。この時点ではインストラクションレジスタ２３にはＰｒ
１ｌが記憶されているので、判断結果はＮＯとなり、ス
テップＦに進んでアドレスレジスタ３４にある値ｎを加
算する。本実施例の場合とのｎはプログラムメモリ２５における
次の行のバイトＯをアドレス指令するためのものであり
、ロアーアドレスに「＋１６Ｊつまり結果的にアッパア
ドレスに「＋１」を行なって行を一つ進めるものである
。ステップＦを終了すると再びステップＣに戻り、アドレ
スレジスタ３４の内容に従ってプログラムメモリ２５の
内容を読出し、インストラクションレジスタ２３に転送
される。この場合アドレスレジスタ３４にはｎの値が加算されて
いるので、メモリ２５は第２図ａにおける１行の０列が
指定され、その内容Ｍ１がインストラクションレジスタ
２３に読出される。このインストラク□ジョンレジスタ２３に読出された内
容Ｍ１は、フラグレジスタ２２の”Ｂ１領域に記憶
されている内容Ｐｒ＃２と一致せず、また

〔０〕でもな
いので上記の場合と同様に再びＤＥＦのステップを通り
、アドレスレジスタ３４に再び数値ｎが加算される。この結果メモリレジスタ２５は第２図ａにおける２行の
０列のアドレスが指定され、ステップＣにおいてその内
容がインストラクションレジスタ２３に転送される。この場合２行Ｏ列の内容は［０）であるので、ステップ
Ｄを経てステップＥに進んだ際、その判断結果がＹＥＳ
となり、ステップＧに進む。このステップＧではフラグレジスタ２２０ＦＢ□ 領域
の内容、つまりこの場合Ｐｒ＃２をインストラクション
レジスタ２３に移し、さらにその時のアドレスレジスタ
の内容によってアドレス指定されるプログラムメモリ２
５に記憶させる。この時点では上記したようにプログラムメモリ２５は、
アドレスレジスタ３４により２行Ｏ列が指定されている
ので、この部分にＰｔＯ２が書込まれる。以上ですでにプログラムメモリ２５に書込まれているプ
ログラムに対する処理を終了し、次の書込みフローに入
り、ＰｔＯ２に対する書込みが行われる。次に第２図すに示すように、プログラムメモリ２５にＰ
ｔＯ１、ＰｔＯ２のプログラムが書込まれている状態に
おいて、プログラムＰｒ＃２に対する書込み指定を行っ
た場合について説明する。キー操作によりプログラムＰｒ＃２の書込み指定を行う
と、ステップＡによりフラグレジスタ２２のＦＢｔ
領域にＰｔＯ２が書込まれ、ステップＢ以下の動作が開
始される。この場合プログラムメモリ２５０２行０列の内容が読出
される所までは、第２図ａで説明した場合と同じであり
、前述したようにＣ−Ｆのステップが繰返される。そして、２行Ｏ列がアドレス指定された時その内容Ｐｒ
＃２がインストラクションレジスタ２３に書込まれ、ス
テップＤにおいてインストラクションレジスタ２３の内
容とフラグレジスタ２２０ＦＢ１領域の内容Ｐｒ＃２が
一致するかどうかの判断が行われると、その結果はＹＥ
Ｓであり、ステップＨに進む、このステップＨでは、ア
ドレスレジスタ３４の内容をフラグレジスタ２２のＦＢ
ｏ領域に一時記憶させる。次いでステップ■に進みアドレスタ３４の内容に数値ｎ
を加算してプログラムメモリ２５の次の行におけるバイ
ト０、つまり３行Ｏ列のアドレス指定を行い、その内容
Ｍ６をインストラクションレジスタ２３に書込む。そしてステップＪに進み、インストラクションレジスタ
２３にのロアー領域にＰｒコードが記憶されているか否
かを判断回路３７において判断する。この時点ではインストラクションレジスタ２３の内容は
Ｍ６であり、Ｐｒコードを含まないので、判断結果はＮ
Ｏであり、ステップＫに進んでインストラクションレジ
スタ２３の内容が〔Ｏ〕であるがどうか判断される。この時点における判断結果はＮＯであり、ステップ■に
戻る。ステップ■においては、アドレスレジスタ３４に再び数
値ｎカ加算され、メモリ２５に対する４行Ｏ列のアド
レスが指定されてその内容がインストラクションレジス
タ２３に書込まれる。この場合メモリ２５の４行Ｏ列の内容は

〔０〕であり、
従ってステップＪを経てステップＫに進んだ際、その判
断結果はＹＥＳとなり、ステップＬに進む。このステップＬではフラグレジスタ２２のＦＢＯ領域に
一時記憶している内容、つまり、２行Ｏ列の指定アドレ
スをアドレスレジスタ３４にセットする。以上でプログラム処理を終了し、以下プログラムＰｒ＃
２に対する割込み、訂正、変更等の書込みフローに入る
。次に第２図Ｃに示すように、プログラムメモリ２５にＰ
ｒ＃１、Ｐｒ＃２、Ｐｒ＃３が書込まれている状態にお
いて１、プログラムＰｒ＃２に対する書込み指定を行っ
た場合について説明する。キー操作によりプログラムＰｒ＃２の指定を行うとプロ
グラムメモリ２５の４行Ｏ列のアドレス指定を行うステ
ップ■までは第２図すと同様の動作が行われる。しかして、ステップＩにおいてプログラムメモリ２５の
４行０列が指定されてそめ内容Ｐｒ＃３がインストラク
ションレジスタ２３に書込まれると、ステップ■におい
てレジスタ２３にＰｒコードが含まれているか否かの判
断が行われた場合に、その判断結果がＹＥＳとなり、ス
テップＭに進む。このステップＭではアドレスレジスタ３４の内容をクリ
アし全て“０″とする。そして、アッパレジスタ３５によってプログラムメモリ
２５の０行指定を行い、その行の全バイト、つ−まり１
ワ一ド分のデータをゲート回路２７を介してＹレジスタ
２０に転送して記憶される。次いでステップＮに進み、フラグレジスタ２２のＦＢ２
領域の内容が〔Ｏ〕か否かの判断が行われる。このＦＢ２領域は最初

〔０〕に設定されており、従
ってステップＮの判断結果はＹＥＳであり、ステップＰ
に進んでアドレスレジスタ３４に数値ｎが加算される。この加算によりプログラムメモリ２５の次の行のアドレ
ス指定が行われ、その行のワードがステップＱに示すよ
うにゲート回路２８を介して２レジスタ２１に読出され
る。その後アドレスレジスタ３４の内容から数値ｎが減算さ
れ最初の行がアドレス指定される。次いでステップＲに進み２レジスタ２１の内容が〔Ｏ〕
か否かの判断を行う。この時点ではＺレジスタ２１にはステップＱでデータが
書込まれているので、ステップＲの判定結果はＮＯとな
ってステップＳに進み２レジスタ２１の内容をゲート回
路３２を介してプログラムメモリ２５に書込む。この時点ではアドレスレジスタ３４の内容はプログラム
メモリ２５の０行を指定しているので、０行への１ワー
ドデータの書込みが行われる。すなわち、上記Ｓまでのステップを終了することによっ
て第２図Ｃの１行の１ワードデータが上位に位置する０
行に移されたことになる。次いでステップＴに進みアドレスレジスタ３４の内容に
数値ｎが加算され、その後ステップＰに戻る。以下ステップＰ−Ｔの繰返しにより、プログラムメモリ
２５０２行以下の各行の内容が１行ずつ上位行に移され
る。そして、プログラムの書き込まれていない領域即ち、Ｚ
レジスタ２１に転送された内容が

〔０〕となった時ステ
ップＲでの判断結果がＹＥＳとなり、上記の行の移動処
理を終了してステップＵに進む。このステップＵでは、ステップＭでプログラムメモリ２
５からＹレジスタ２０に書込んだ０行の内容をメモリ２
５に再書込みする。この時点ではアドレスレジスタ３４の内容はプログラム
メモリ２５の空き領域の先頭つまり第２図Ｃにおける６
行の位置を示しており従ってプログラムＰｒ＃：３の最
終データが書込まれている行の次の行にプログラムＰｒ
＃２の最初の行が書込まれることになる。次いでステップＶに進み、Ｙレジスタ２０内の下位２桁
領域ＹＢＯに指定プログラム番号ＰｒＮ、つまりこの例
ではＰｒ＃２が記憶されているか否かの判断が行われる
。この時点ではＹレジスタ２０はプログラムメモリ２５か
ら読出したデータを保持しているが、この最初に読出し
たデータはＰｒ＃１であり、ステップＶの判断結果はＮ
Ｏとなり、ステップＭに戻る。以下上記したようなステップ動作を繰返すことによりプ
ログラムメモリ２５の上位行が順次最下行に移される。そして、Ｐｒ＃２のプログラムの最初の行がメモリ最下
行に移されると、ステップＶにおける判断結果がＹＥＳ
となり、ステップＷに進んでフラグレジスタ２２０ＦＢ
２領域をセットする。その後ステップＭに戻り、プログラムメモリ２５の最上
位行、つまりＰｒ＃２における２行目のデータを読出し
てＹレジスタ２０にセットし、ステップＯに進む。このステップＯはＹレジスタ２０の先頭桁にＰｒコード
が含まれているか否か判断するもので、この時点ではＹ
レジスタ２０の記憶データ中にＰｒコードが含まれてい
ないので、ステップＰに進み、このＰ以下のステップに
よりプログラムメモリ２５の記憶データが１行上に移さ
れると共に上記Ｙレジスタ２０の記憶データがプログラ
ムメモリ２５の空領域の先頭部位に書込まれる。その後ステップＭまで進みプログラムメモリ２５の最上
位行、つまりプログラムＰｒ＃３における先頭行のデー
タがＹレジスタ２０に読出され、さらにステップＮを経
てステップＯに進みＹレジスタ２０の最下桁にＰｒコー
ドが含まれているか否かの判断が行われると、Ｙしジス
タ２０の記憶データ中にＰｒ＃３のデータが含まれてい
るので、ステップＯの判断結果はＹＥＳとなり、ステッ
プＸに進む。この時指定されたプログラムＰｒ＃２はプログラムメモ
リ２５の空領域の先頭部位にすでに転送され終えて居り
、ステップＸでは、Ｙレジスタ２０の記憶データをプロ
グラムメモリ２５の最上位桁に再書込みする動作が行わ
れる。以上のステップで指定プログラムの移動を終了し、ステ
ップＢに戻り、Ｂ以下のステップにより、第２図すの説
明と同様の動作によって指定プログラムがプログラムメ
モリ２５において記憶データの最後に位置しているか否
かの確認が行われる。この確認終了後に前記したようにプログラムＰｒ＃：２
に対する割込み、訂正、変更等の書込みフローに入る。なお、上記実施例ではプログラムの先頭が必ず各６０列
に書き込まれるものについて説明したが、本発明はこれ
に限られることなく前のプログラムの終了に続いてすぐ
次のプログラムを書き込むものでも良く、この際には１
バイトづつの転送あるいは所定ブロック各の転送等によ
って可能となる。以上述べたように本発明によれば、指定プログラムをプ
ログラムメモリ空領域の先頭、つまり記憶データの最後
部に移すようにしたので、指定したプログラムに割込み
、訂正、クリア等の処理を加えたとしてもシフトする領
域は自身のプログラム内の後続するものだけであるから
その処理が容易になるばかりでな（また処理時間も短く
することが可能となる。また、指定したプログラム全てをクリアする際クリアす
る領域を判断しながら行なう必要はなくその制御も極め
て容易なものである。さらに、指定されたプログラムに上記した割り込み、訂
正、クリア等の処理を加えたとしても他のプログラムは
何ら影響を与えることもない。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路構成図、第２図は
同実施例におけるプログラムメモリのプログラム記憶状
態を示す図、第３図は同実施例におけるプログラムメモ
リのプログラムデータの移動状態を示す図、第４図は同
実施例の動作を説明するためのフローチャートである。１・・・・・・キー人力部、３−叩−ＲＯＭ、１５．１
６゜１８．２６〜３２・・・・・・ゲート回路、１９〜
２１・°。・°・演算用レジスタ、２２・・・・・フラグレジスタ
、２３・・・・・・インストラクションレジスタ、２４
・・・・・・データメモリ、２５・・・・・・プログラ
ムメモリ、３７・・・・・・判断部。

Claims

【特許請求の範囲】

１各種の演算プログラムを書き込むキー人力部と、該
キー人力部により順次書き込まれた複数の演算プログラ
ムを記憶し得るプログラム記憶部と、上記キー人力部よ
り所定のプログラムが指定された時上記プログラム記憶
部内の当該プログラムに後続して他のプログラムが書き
込まれているか否かを検出する検出手段と、該検出手段
により上記指定されたプログラムに後続して他のプログ
ラムが書き込まれていることが検出された時、上記指定
されたプログラムを上記プログラム記憶部の空領域の先
頭部分に、移動する手段とを具備したことを特徴とする
プログラム制御方式。