JPS6233627B2

JPS6233627B2 -

Info

Publication number: JPS6233627B2
Application number: JP60174201A
Authority: JP
Inventors: Yoshinobu Muranaga
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-08-09
Filing date: 1985-08-09
Publication date: 1987-07-22
Also published as: JPS6145350A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は指数表現されたデータの処理を行う
小型電子式計算機に関する。

〔従来技術とその問題点〕

最近、指数表現されていない通常の数値データ
の入力および演算をする場合は（ｍ＋ｎ）桁で行
ない、指数表現されている数値データの入力およ
び演算をする場合には仮数部がｍ桁、指数部がｎ
桁で行なういわゆる指数方式の小型電子式計算機
が開発実用化されている。従来この種小型電子式
計算機において指数表現された数値データの仮数
部データの置数および演算の可能な桁数はｍ桁に
制限されていた。すなわち、指数表現された数値
データを入力する場合、最初にｍ桁までの仮数部
データの入力をない、その後にEXP等指数部デ
ータを入力するための専用キーを操作することに
より最初に入力した仮数部データを少なくともｎ
桁上位桁へシフトし、この後下ｎ桁に指数部デー
タを入力するという手順が踏まれる。ところで最
初に入力するデータの桁数は（ｍ＋ｎ）桁まで可
能なので、このデータの桁数がｍ桁を越す場合
に、このデータを仮数部データとしたい時、その
後指数部データを入力するための専用キーを操作
しても仮数部データの桁上げは行なわれず、次に
指数部データを入力することはできない。このよ
うに従来の指数方式の小型電子式計算機ではｍ桁
を越すデータを仮数データとして用いることはで
きない。このため、操作者は、指数表現された数
値データを入力する際に、仮数部データの入力が
ｍ桁を越えないように常に考慮しなければならな
かつた。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、入
力された指数表現されていない数値データを、そ
の桁数に拘らず仮数部データとして使用でき、更
に指数部データの入力をも可能とした小型電子式
計算機を提供することを目的とする。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を説明
する。第１図は本発明の小型電子式計算機の回路
構成図である。図中、１はROM（リード・オン
リ・メモリ）で、このROM１には、この計算機
の各種動作を実行させるマイクロ命令が記憶され
ており、ROMアドレス部２から出力されるアド
レス信号に対応して、各種マイクロ命令を出力す
る。１つのマイクロ命令は、Ｓ_U，Ｆ_U，Ｓ_L，Ｆ
_L，Ｃ_O，Ｍ，Ｏ_P，Naより成り、それぞれ所定の
２進化コードが固定的に組み込まれている。上記
マイクロ命令の各２進化コードはROMアドレス
部２のアドレス指定によつて同時に、且つ並列的
に出力される。Ｓ_U，Ｆ_Uは、後述するRAM（ラ
ンダム・アクセス・メモリ）３の行アドレスを指
定するもので、Ｓ_Uはゲート回路G₁を介して、ま
たＦ_Uはゲート回路G₂を介してRAM３の端子UA
へ入力される。ゲート回路G₁は、タイミング信
号発生回路４から周期的に出力されるタイミング
信号t₁の出力時に開かれ、一方、ゲート回路G₂に
は、タイミング信号t₁がインバータ回路５を介し
て与えられているため、タイミング信号t₁の出力
時以外で開かれる。尚、上記タイミング信号発生
回路４より出力されるタイミング信号を第２図に
示す。タイミング信号t₁，t₂，t₃は、クロツクパ
ルスψ_１，ψ_２に同期して順次周期的に出力され
る。そしてタイミング信号t₁〜t₃の１サイクル毎
にクロツクパルスψ_D＝t₃・ψが出力される。上
記マイクロ命令のうち、Ｓ_L，Ｆ_Lは上記RAM３
の列アドレスを指定するものであり、通常Ｓ_Lは
上記Ｓ_Uで指定される行アドレスと、またＦ_Lは上
記Ｆ_Uで指定される行アドレスと対を成してい
る。そしてＳ_Lは、後述のタイミングデコーダ９
から出力されるタイミング信号taの出力時に開か
れるゲート回路G₃を介してRAM３の端子LAへ入
力され、Ｆ_Lは、同タイミングデコーダ９から出
力されるタイミング信号tbの出力時に開かれるゲ
ート回路G₄を介してRAM３の端子LAへ入力され
る。上記タイミング信号ta及びtbは通常論理式ta
＝・Ｓ_T＋Ｍ・t₁，tb＝Ｍ・₁により得られる信
号である。信号Ｍ及びＳ_Tの詳細については後述
するが、信号Ｍは、１マイクロ命令が１デイジツ
ト期間で終了する命令の時に、このマイクロ命令
の出力期間（１デイジツト期間）“１”を出力す
る。信号Ｓ_Tは各マイクロ命令の最初の１デイジ
ツト期間“１”を出力する。従がつて、Ｍ＝１の
場合は、ta＝t₁，tb＝₁＝t₂＋t₃となり、タイミン
グ信号t₁出力期間のRAM３のアドレスは、行ア
ドレスＳ_U及び列アドレスＳ_Lによつて指定され、
タイミング信号t₂〜t₃出力期間のRAM３のアドレ
スは、行アドレスＦ_U及び列アドレスＦ_Lによつて
指定される。１マイクロ命令で複数デイジツト期
間を要する場合はＭ＝０であり、この時、ｔ_a＝
Ｓ_T，ｔ_b＝“０”となる。即ち、最初の１デイジ
ツト期間はＳ_Lがゲート回路G₃を介して出力さ
れ、RAM３の列アドレスとなる。更にこのＳ_Lの
値は、クロツクパルスψ_d＝ψ_D・に同期してカ
ウント動作するカウンタ６に入力される。このカ
ウンタ６は後述するDN信号の有無により、ダウ
ン又はアツプのカウント動作が行なわれる。上記
複数デイジツトより成るマイクロ命令の２デイジ
ツト目からは、タイミング信号ｔ_c＝Ｍ・Ｓ_T出力
時に開くゲート回路G₅を介して、上記カウンタ
６の値がRAM３の端子LAへ入力され、これが
RAM３の列アドレスとなる。同時に、上記カウ
ンタ６の値はゲート回路G₅を介して再びカウン
タ６へフイドバツクされてダウン又はアツプカウ
ントされると共に一致回路７の一方へ入力され
る。上記複数デイジツトより成るマイクロ命令で
は、ゲート回路G₄は閉じており、ROM１より出
力されるＦ_Lは上記一致回路７の他方へ入力され
る。カウンタ６の値がＦ_Lを等しくなると、上記
一致回路７より一致信号が出力され、後述する如
く、この複数デイジツトより成るマイクロ命令を
終了する。即ち、複数デイジツトより成るマイク
ロ命令では、Ｓ_U又はＦ_Uで指定されるRAM３内
の記憶領域（以下、レジスタと呼称する）の処理
開始桁はＳ_Lによつて指定され、処理終了桁はＦ_L
によつて指定される。尚、マイクロ命令が、
RAM３のレジスタの左シフト又は右シフトのシ
フト命令の時は、上記各タイミング信号は、ｔ_a
＝t₁，ｔ_b＝“０”，ｔ_c＝t₁・Ｓ_Tとなる。また、上
記マイクロ命令のうちC₀は数値、符号等の２進
化コードとしても使用され、信号CIの出力時に
開かれるゲート回路Ｇ６を介して出力される。ま
た、上記マイクロ命令のうちＭは、１マイクロ命
令が１デイジツトで終了する命令の時に“１”を
出力するモード信号である。また、上記マイクロ
命令のうちＯ_Pは、加算、減算、転送、判断、左
シフト、右シフト、表示、キーサンプリング等
種々の命令コードを出力するもので、この命令コ
ードＯ_Pはオペレーシヨンデコーダ８で解続され
た後に、タイミングデコーダ９へ入力される。こ
のタイミングデコーダ９は上記各命令によつて信
号CI，OF，OS，ID，KE，SB等を選択出力す
る。また、上記タイミング信号発生回路４より出
力されるタイミング信号t₁，t₂，t₃及びクロツク
パルスψ_１，ψ_２，ψ_Dはゲート回路G₁，G₇，G₈
等の回路へタイミング信号として与えられると共
に、タイミングデコーダ９へも入力される。この
ため、このタイミングデコーダ９から更にタイミ
ング信号ｔ_a，ｔ_b，ｔ_c，ｔ_d及び信号DN，Ｒ／Ｗ
を選択出力する。信号CI，OF，OS，ID，KEは
それぞれゲート回路G₆，G₉，G₁₀，G₁₁，G₁₂の制
御信号であり、これらの信号が“１”のとき対応
するゲート回路が開かれる。信号SBは減算指定
信号であり、この信号SBが演算回路１６に入力
されると、演算回路１６は減算動作を実行する。
また信号ψ_a，ψ_b，ψ_cはそれぞれバツフアB₁，
B₂，B₃の続み込みクロツク信号として与えら
れ、論理式で表わすと、ψ_a＝ψ_D・Ｏ_P1，ψ_b＝
ψ_D・Ｏ_P2，ψ_c＝t₂，ψ・Ｏ_P3である。但し、Ｏ_P
_１＝小数点表示データ出力命令、Ｏ_P2＝表示デー
タ出力命令、Ｏ_P3＝キーサンプリングデータ（カ
ウント桁のデータ）出力命令。またψ_dはカウン
タ６の動作信号とであり論理式で表わすとψ_d＝
ψ_D・・Ｏ_P4＋ψ_１・Ｏ_P4である。但し、Ｏ_P4
＝シフト命令。信号DNは上述したようにカウン
タ６に送られてダウンカウント動作を指定する信
号である。信号Ｒ／ＷはRAM３の読み出し／書
き込み指定する信号である。また、上記タイミン
グデコーダ９には上記モード信号Ｍも入力されて
いる。このモード信号Ｍはオア回路１０、及びア
ンド回路１１の一方へ入力されると共に、インバ
ータ回路１２を介して上記一致回路７ヘイネーブ
ル信号として入力される。一致回路７の一致信号
は上記オア回路１０の他方及びアンド回路１３の
一方へ入力される。モード信号Ｍ及び一致信号は
上記オア回路１０を介してフリツプフロツプ回路
１４へ入力され、この出力信号Ｓ_Tは上記タイミ
ングデコーダ９へ入力される。上記フリツプフロ
ツプ回路１４はデイジツト間隔のクロツクパルス
ψ_Dに同期して動作するため、上記信号Ｓ_Tは、各
マイクロ命令の最初の１デイジツト期間出力され
る信号となる。また、上記アンド回路１１及び１
３の他方にはクロツクパルスψ_Dが入力され、こ
のアンド回路１１，１３は共にオア回路１５を介
して信号ψ_eとして出力され、アドレス変換回路
１７の読み込みクロツクとなる。マイクロ命令の
うちＮ_aはROM１の現在実行中のマイクロ命令の
次のステツプマイクロ命令のアドレスを指定する
信号であり、アドレス変換回路１７へ入力され
る。更にこのアドレス変換回路１７にはアンド回
路１８及び１９が入力されている。アンド回路１
８の一方には演算回路１６よりデータが、アンド
回路１９の一方にはキヤリー（又はボロー）が入
力され、このアンド回路１８，１９の他方には上
記タイミングデコーダ９より信号JUが入力され
ている。この信号JUは判断命令の時に出力さ
れ、この時、アドレス変換回路１７では、Ｎ_aの
内容とアンド回路１８，１９の出力とのオア加算
が実行され、ROM１の次のステツプを示すアド
レスが算出されてROMアドレス部２へ送られ
る。次に上記ROM１のマイクロ命令によつて制
御されるRAM３、演算回路１６等の構成につき
説明する。RAM３は上述したように、端子UAへ
入力される行アドレスＳ_U，Ｆ_U及び端子LAへ入
力される列アドレスＳ_L，Ｆ_Lによりアドレス指定
され、且つ信号Ｒ／Ｗ＝“０”の時に指定された
アドレス内のデータが出力端子OUTから並列４
ビツトデータとして読み出され、Ｒ／Ｗ＝“１”
の時に指定されたアドレス内に入力端子INから
与えられた並列データを書き込む。通常、上記信
号Ｒ／Ｗはタイミング信号t₁〜t₂出力時に読み出
し（Ｒ／Ｗ＝“０”）に指定され、タイミング信号
t₃出力時に書き込み（Ｒ／Ｗ＝“１”）に指定され
る。また、ゲート回路G₁，G₃は通常タイミング
信号t₁に同期がとられているため、Ｓ_U，Ｓ_Lによ
つて指定されるRAM３内のデータがタイミング
信号t₁の出力時に出力端子OUTから読み出さ
れ、タイミング信号t₁・ψ_１で開かれるゲート回
路G₈を介してラツチ２０に記憶される。またゲ
ート回路G₂，G₄は通常タイミング信号t₁＝t₂＋t₃
に同期がとられているため、Ｆ_U，Ｆ_Lにより指定
されるRAM３内のデータがタイミング信号t₂の
出力時に読み出され、タイミング信号t₂・ψ_１で
開かれるゲート回路G₇を介して、ラツチ２１に
記憶される。ラツチ２０及び２１に記憶されてい
るデータはそれぞれ、信号OS，OFによつて開か
れるゲート回路G₁₀，G₉を介して演算回路１６の
入力端子Ｓ，Ｆに送られる。演算回路１６は入力
端子Ｓ，Ｆに与えられたデータに基づき並列的に
加算又は減算を実行する。この加算、減算の指定
は信号SBによつて行なわれ、SB＝“０”の時に
加算を、SB＝“１”の時に減算を行なう。上記演
算結果データは端子Ｄより出力され、RAM３の
入力端子INに与えられる。また演算回路１６の
キヤリー（又はボロー）データは端子Ｃより出力
される。RAM３の入力端子INへ与えられた上記
演算結果データはタイミング信号t₃の出力時に、
Ｆ_U，Ｆ_Lのアドレスにて指定されるRAM３内に
書き込まれる。また、演算回路１６の演算結果の
並列データは端子Ｄよりオア回路２２を介して前
記アンド回路１８の一方に入力され、演算回路１
６のキヤリー（又はボロー）は端子Ｃより前記ア
ンド回路１９の一方へ入力される。また、上記
RAM３内の記憶領域の１桁分（カウント桁）
が、表示及びキーサンプリング時に、演算回路１
６を介してカウントアツプされる。このカウント
桁のカウント値は、ゲート回路G₈及びラツチ２
０、ゲート回路G₁₀を介してバツフアB₃へ与えら
れる。バツフアB₃ではクロツクパルスψ_cに同期
してカウント桁の値を読み込む。このバツフア
B₃に読み込まれた値は、デコーダ２３を介して
表示部２４の桁信号として、またキー入力部２５
のキーサンプリングパルスとして出力される。ま
た、RAM３内のＺレジスタは表示用レジスタと
して利用される。データを表示する場合は、まず
カウント桁の値が読み出され、この値がゲート回
路G₈及びラツチ２０、ゲート回路G₁₁を介して
RAM３の列アドレスとなる。この時、行アドレ
スはＺレジスタを指定しており、このためカウン
ト桁の値に対応する表示レジスタＺの所定桁のデ
ータが読み出され、このデータはゲート回路G₇
及びラツチ２１、ゲート回路G₉を介してバツフ
アB₂へ与えられる。バツフアB₂は与えられたデ
ータをクロツクパルスψ_bに同期して読み込み、
更にデコーダ２６を介して表示部２４へ送られ
る。上述したように、表示部２４には、デコーダ
２３から対応する桁信号が送られてきているの
で、この結果、表示部２４の桁のうち、カウント
桁の内容により示される。桁に、Ｚレジスタの同
一桁の内容が表示される。また、バツフアB₁は
小数点データをクロツクパルスψ_aに同期して読
み込み、更にこのデータはデコーダ２６を介して
表示部２４へ送られ、前記と同様にして表示され
る。また、キー入力部２５は、上記キーサンプリ
ング信号が供給されるラインと、バツフアB₄へ
出力されるキーコモンラインがマトリツクス状に
配列され、各ラインの交点にキーを有するもの
で、バツフアB₄内のデータは、キーサンプリン
グ命令時に出力される信号KEで開くゲート回路
G₁₂を介して演算回路１６の端子Ｓへ入力され、
更にこの演算回路１６の端子ＤよりRAM３へ書
き込まれる。この時、バツフアB₄にキーコモン
データが検出された時に、上記カウント桁のカウ
ント動作が停止され、この時のカウント値とバツ
フアB₄のデータによつて操作キーが何であるか
決定される。置数キーであればそのキーに対応す
る数値データが表示用レジスタ（Ｚレジスタ）へ
入力され、フアンクシヨンキーであれば、その判
断結果によりROM１のNaがアドレス変換回路１
７で変更され、所定の処理を行なうためのROM
アドレスの先頭アドレスが指定される。

前記RAM３の端子LAに入力される列アドレス
が０〜15で、端子UAに行アドレス０が入力され
た時に指定されるRAM３内の記憶領域をレジス
タＸと称する。更に、列アドレスが０〜15で、行
アドレスが１，２，３，４が入力された時に指定
されるRAM３内の記憶領域をそれぞれレジスタ
Ｙ、レジスタＺ、レジスタＡ、レジスタＢと称す
る。上記レジスタＸの記憶領域を第３図ａに示
す。レジスタＸは置数データを一担記憶するため
のレジスタで、16桁分の記憶容量を有し、列アド
レス値０〜10で指定される桁X₀〜X₁₀には置数又
は被演算数又は答が記憶され、列アドレス値11で
指定される桁Ｘ_sには前記桁X₀〜X₁₀内のデータの
符号が記憶され、列アドレス値12〜13で指定され
る桁Ｘ_P1〜Ｘ_P2には前記桁X₀〜X₁₀内のデータの
小数点位置を示すデータが記憶され、列アドレス
値14で指定される桁Ｘ_DPには小数点キー□・が操作
されたか否かを示す小数点フラグが、列アドレス
値15で指定される桁Ｘ_EXPには指数キーEXPが操
作されたか否かを示すEXPフラグが記憶され
る。レジスタＹは演算数又は小数点を記憶し、特
にキーサンプリング及び表示中には、後述するレ
ジスタＺの小数点表示位置を示す桁ｚ_P1〜ｚ_P2の
データに従つて、レジスタＹの所定桁に小数点表
示用のデータが記憶される。レジスタＺは置数及
び表示用のレジスタで、第３図ｂに示すように、
列アドレス値０〜10で指定される桁z₀〜z₁₀には
表示用のデータが列アドレス値11で指定される桁
ｚ_Fには表示用のデータの桁数を示すデータが、
列アドレス値12〜13で指定される桁ｚ_P1〜ｚ_P2に
は表示用データの小数点表示位置を示すデータが
記憶される。レジスタＡ，Ｂは演算のための一時
記憶、各種フラグが記憶される補助レジスタであ
る。

次に上記のように構成された回路の動作につい
て説明する。

第４図は前記ROM１に記憶されている一連の
マイクロ命令を表現したフローチヤートである。
以下このフローチヤートで表現された上記一連の
マイクロ命令の各処理ステツプに基ずいて説明す
る。先ずステツプＡでは前記キー入力部２５から
供給されるデータをサンプリングするキーサンプ
リング及びレジスタＺ内のデータの表示が前述し
た如く行なわれる。そしてステツプＡにおいて０
〜９等の数値を入力するための置数キーが操作さ
れたことが検出されると、次にステツプＢに進み
このステツプＢにおいてその置数キーに応じた数
値データがレジスタＺの最下位桁に記憶される。
次にステツプＣに進みこのステツプＣにおいて指
数データを入力るためのキーEXPが以前に操作
されたか否かがEXPフラグの有無によつて判定
される。EXPフラグはレジスタＸの16桁目に記
憶されているので、ステツプＣで示す判断動作の
マイクロ命令は、Ｆ_U＝０，Ｆ_L＝15，Ｃ_O＝EXP
フラグ、Ｍ＝１，Ｏ_P＝判断の命令コード、Na＝
ステツプＩのアドレスを出力する。上記判断の命
令コードはオペレーシヨンデコーダ８を介してタ
イミングデコーダ９へ入力され、このタイミング
デコーダ９より、信号CI，OF，SB，JU，ｔ_b，
Ｒ／Ｗ等が出力される。このため、上記Ｆ_U，Ｆ_L
で指定されたレジスタＸの桁ｘ_EXP（第３図ａ参
照）がゲート回路G₇及びラツチ２１、ゲート回
路G₉を介して演算回路１６の端子Ｆへ入力され
る。一方、EXPフラグを記憶した２進化コード
Ｃ_Oはゲート回路G₆を介して上記演算回路１６の
Ｓ端子へ入力される。この演算回路１６は信号
SBによつて減算指定されているため、上記端子
Ｆへ入力されたデータから端子Ｓへ入力されたデ
ータが減算され、その結果、端子Ｄよりデータ
が、端子Ｃよりキヤリー（又はボロー）が出力さ
れる。上記データはオア回路２２及びその一方へ
信号JUが入力されているアンド回路１８を介し
てアドレス変換回路１７へ入力され、上記キヤリ
ー（又はボロー）は、その一方へ信号JUが入力
されているアンド回路１９を介してアドレス変換
回路１７へ入力される。即ち、ｘ_EXPにEXPフラ
グが有れば演算回路１６から出力されるデータ及
びキヤリーは共に“０”である。従つて、この
時、Naよりアドレス変換回路１７へ入力されて
いるステツプＩのアドレスは変換されず、次のス
テツプＩのマイクロ命令を出力するアドレスが指
定される。一方、上記演算回路１６よりデータ又
はキヤリーが出力されると、Naより出力される
ステツプＩのアドレスはアドレス変換回路１７で
上記データ又はキヤリーとオア加算されてアドレ
スが変換され、ステツプＤのアドレスとなる。以
下のフローに於いては、上述のような判断動作の
詳細な説明は省略する。このように、ステツプＣ
においてEXPフラグが検出されなければステツ
プＤに進み、一方EXPフラグが検出されるとス
テツプＩに進む。次にステツプＤにおいてこれま
でに小数点を入力するためのキー□・が以前に操作
されたか否かが小数点フラグの有無によつて判定
され、このフラグが検出されればステツプＥに進
む。ステツプＥにおいて表示レジスタＺの小数点
位置を示す桁ｚ_P1，ｚ_P2に数値の１が加算され
る。このステツプＥで示す動作のマイクロ命令
は、Ｆ_U＝２，Ｓ_L＝12，Ｆ_L＝13，Ｃ_O＝１，Ｍ＝
０，Ｏ_P＝２進化コードとRAM３のデータの加
算、Na＝ステツプＦのアドレスである。この
時、タイミングデコーダ９より信号CI，OF，ψ
_d，ｔ_aが出力される。このため、Ｆ_U，Ｓ_Lのアド
レスによつて指定されるレジスタＺのｚ_P1内のデ
ータが読み出され、ゲート回路G₇及びラツチ２
１、ゲート回路G₉を介して演算回路１６の端子
Ｆへ入力される。一方、端子ＳにはＣ_Oの２進化
コードの値「１」がゲート回路G₆を介して入力
されているため、この演算回路１６では、ｚ_P1＋
１が行なわれ、演算結果はＦ_U，Ｓ_Lで指定される
レジスタＺのｚ_P1へ書き込まれる。上記動作はタ
イミング信号t₁〜t₃の１サイクルで行なわれる。
一方、Ｓ_Lの値12はカウンタ６へセツトされ、ψ_d
によつて13にカウントアツプされ、次のサイクル
t₁〜t₃期間での列アドレスとなる。更に、Ｍ＝０
の出力はインバータ回路１２を介して一致回路７
のイネーブル信号として与えられているため、一
致回路７では、上記カウンタ６の値とＦ_Lの値の
一致検出が行なわれている。即ち、次のサイクル
ではｚ_P2内のデータが読み出され、データ回路G₇
及びラツチ２１、ゲート回路G₉を介して演算回
路１６へ入力され、前回の加算動作でキヤリーが
生じた場合は、そのキヤリーと上記データが加算
され、再びｚ_P2へ書き込まれる。この時、一致回
路７より一致信号がアンド回路１３へ入力されて
いるため、このアンド回路１３の他方に入力され
ているクロツク信号ψ_Dがオア回路を介してアド
レス変換回路１７の読み込みクロツクψ_eとして
入力され、次のステツプＦのマイクロ命令を出力
するためのアドレスNaを読み込む。更に、上記
一致信号は、オア回路１０を介してフリツプフロ
ツプ回路１４へ入力され、このフリツプフロツプ
回路１４から、次のステツプＦの最初の１サイク
ル期間（t₁〜t₃出力時）に信号Ｓ_Tがタイミングデ
コーダ９へ出力される。以下のフローでは、上述
のようなコード加算動作の詳細な説明は省略す
る。次にステツプＦにおいて１加算後の表示レジ
スタＺのｚ_P1，ｚ_P2の内容が置数レジスタＸの小
数点位置を示す桁ｘ_P1，ｘ_P2に転送される。この
ステツプＦで出力されるマイクロ命令は、Ｓ_U＝
２，Ｆ_U＝０，Ｓ_L＝12，Ｆ_L＝13，Ｍ＝０，Ｏ_P＝
転送、Na＝ステツプＧのアドレスである。即
ち、最初の１サイクルのタイミング信号t₁出力時
に、Ｓ_U，Ｓ_Lで指定されるレジスタＺの桁ｚ_P1が
ゲート回路G₈を介してラツチ２０へ読み出さ
れ、タイミング信号t₃出力時に、ラツチ２０のデ
ータはゲート回路G₁₀及び演算回路１６を介し
て、Ｆ_U，Ｓ_Lで指定されるレジスタＸの桁ｘ_P1へ
書き込まれる。次のサイクルのタイミング信号t₁
出力時には、Ｓ_U及びψ_dでカウントアツプされた
カウンタ６によつて指定されるレジスタＺの桁ｚ
_P2がゲート回路G₈を介してラツチ２０に記憶さ
れ、タイミング信号t₃出力時に、前記ラツチ２０
に記憶されたデータが、ゲート回路G₁₀及び演算
回路１６を介して、Ｆ_U、カウンタ６で指定され
るレジスタＸの桁ｘ_P2へ書き込まれ、同時に一致
回路７より一致信号が出力されて、このステツプ
Ｆが終了する。以下のフローでは、上述のような
転送動作の詳細な説明は省略する。上記ステツプ
Ｆが終了した後ステツプＧに進む。一方前記ステ
ツプＤにおいて小数点フラグが検出されなければ
上記ステツプＧに進む。ステツプＧにおいて置数
及び表示レジスタＺの置数データが記憶される桁
z₀〜z₁₀の内容がレジスタＸの桁x₀〜x₁₀に転送さ
れる。次に置数データ転送後ステツプＨに進む。
このステツプＨにおいて置数及び表示レジスタＺ
の表示桁数を示す桁ｚ_Fに数値の１が加算され
る。そしてこの後ステツプＩに進む。このステツ
プＩにおいてはレジスタＺの桁ｚ_P1，ｚ_P2の小数
点表示位置の検出が行なわれ、ｚ_P1，ｚ_P2内のデ
ータが示すＹレジスタの桁へ小数点データが書き
込まれる。更に、桁ｘ_sに置数データが負である
ことを示すデータ８の有無が検出され、もし負で
あれば、レジスタＺの置数データの先頭に、
“−”符号が入力される。この後再び前記ステツ
プＡに戻る。そしてこのステツプＡにおいて置数
データ及び小数点の表示がなされると共にキーサ
ンプリングが行なわれる。例えば、−123456789×
10¹²をキー入力部２５より順次入力する場合、ま
ず、□−，□１，□２……□８，□９の順でキーを操作
す
る。この時には、各キー操作毎に上述したステツ
プＡ〜ステツプＩの動作が行なわれる。但し、処
理Ｂの置数処理では10桁までの置数データが入力
可能になつている。上記一連のキー操作終了後の
レジスタＸ，Ｚの記憶状態及び表示部２４の表示
状態を第５図に示す。即ち、EXPキー及び□Γ
キーは未だ操作されていないため、ステツプＥ，
Ｆの動作は行なわれず、小数点位置を示す桁ｚ_P
_１，ｚ_P2及びｘ_P1，ｘ_P2は共に０である。また、
置数データの桁数を記憶しているｚ_Fは置数キー
操作毎にステツプＨで＋１されるため、９となつ
ている。更に、□−キー操作により、符号を記憶す
る桁ｘ_sに８が記憶され、置数データが負である
ことを示している。したがつて表示部２４には１
桁目に小数点が表示され、10桁目に負符号が表示
される。

そして次に、ステツプＡにおいてキーEXPが
操作されたことが検出されるとステツプＪに進
む。ステツプＪにおいてレジスタＸの桁ｘ_sの内
容が０か否か判定される。すなわちレジスタＸに
記憶されている置数データが負数を表わしている
かあるいは正数を表わしているかが判定され、ｘ
_sの内容が８すなわち負数を表す場合にはステツ
プＫに進む。次にこのステツプＫにおいてレジス
タＺの置数桁数を示す桁ｚ_Fの内容に１が加算さ
れる。そして次にステツプＬに進む。一方前記ス
テツプＪにおいてｘ_sの内容が０すなわちレジス
タＸの内容が正数を表す置数データの場合には直
ちに上記ステツプＬに進む。即ち、置数データが
負であれば、レジスタＺ間の符号“−”を１桁分
のデータとして扱うためにｚ_F＋１が行なわれ
る。上記例では置数データは負（ｘ_s＝８）であ
るため、ステツプＪでｘ_s≠０と判定され、ステ
ツプＫで＋１され、ｚ_F＝10となる。次に、ステ
ツプＬにおいてレジスタＺの桁ｚ_Fの内容から９
が減ぜられ、レジスタＺ内の符号“−”をも含め
た置数データの桁数が検出される。そして上記置
数データの桁数が10桁のときステツプＭに進み、
このステツプＭにおいてレジスタＺのz₀〜z₁₀の
記憶内容が１桁分桁上げされる。この後ステツプ
Ｎに進み、ステツプＮにおいて小数点位置を示す
桁ｚ_P1，ｚ_P2の内容に１が加算されこの後ステツ
プＶに進む。一方前記ステツプＬにおいて置数デ
ータの桁数が９桁のときはステツプＯに進み、こ
のステツプＯにおいてレジスタＺの記憶内容が１
桁桁上げされる。そしてこの後ステツプＰに進
み、このステツプＰにおいてさらに１桁桁上げさ
れる。この後ステツプＱに進み、ステツプＱにお
いて小数点位置を示す桁ｚ_P1，ｚ_P2の内容に２が
加算されこの後ステツプＶに進む。さらに前記ス
テツプＬにおいてレジスタＺの置数データの桁数
が８桁以下のときにはステツプＲに進み、このス
テツプＲにおいて置数データが１桁桁上げされ
る。この後ステツプＳ，Ｔに進み各々のステツプ
において置数データが１桁桁上げされた後、ステ
ツプＵに進む。ステツプＵにおいてｚ_P1，ｚ_P2の
内容に３が加算され、この後ステツプＶに進む。
上記ステツプＭ，Ｏ，Ｐ，Ｒ，Ｓ，Ｔにおける桁
上げ動作のマイクロ命令は、Ｆ_U＝２，Ｓ_L＝10，
Ｆ_L＝０，Ｍ＝０，Ｏ_P＝桁上げシフト命令、Na
＝次のステツプのアドレス、となる。更に、タイ
ミングデコーダ９からは、信号OF及びｔ_a＝t₁，
ｔ_c＝₁・_T，ψ_d＝ψ_１，DN＝t₁＋t₃が出力され
る。即ち、最初の１サイクル（タイミング信号t₁
〜t₃出力時の動作は、まずタイミング信号t₁出力
時にＳ_L＝10が、ψ_d＝（t₁＋t₃）・ψ_１でカウント
ダウンするカウンタ６に読み込まれ、タイミング
信号T₂出力時にはカウンタ６からゲート回路G₅
を介して前記カウント値９がRAM３の端子LAへ
入力されると共に再びカウンタ６へフイードバツ
クされる。この時、Ｆ_U＝２及びカウンタ６のカ
ウント値９のアドレスで指定されたレジスタＺの
z₉が読み出され、ゲート回路G₇を介してラツチ
２１に記憶される。この時、カウンタ６はψ_d＝
t₂・ψ_１でアツプカウントされて10となる。次の
タイミング信号t₃出力時に、カウンタ６の値10が
出力され、ゲート回路G₅を介してRAM３の端子
LAへ入力される。この時、前記ラツチ２１に記
憶されているデータは、ゲート回路G₉及び演算
回路１６を介して、Ｆ_U＝２及びカウンタ６のカ
ウント値10のアドレスで指定されたレジスタＺの
z₁₀へ書き込まれる。上記１サイクルでレジスタ
Ｚのz₉内のデータが１桁上のz₁₀へ書き込まれ
る。次のサイクルではタイミング信号t₂出力時に
カウンタ６の値が８となり、t₃出力時にはカウン
タ６の値は９となる。したがつて、z₈内のデータ
がz₉へ書き込まれる。以下、同様にして１サイク
ル毎に１桁づつ桁上げされ、カウンタ６の値が０
となり、一致回路７でＦ_Lの値０との一致信号が
検出されるまで行なわれる。上述した桁上げ動作
の詳細な説明は以下のフローでは省略する。本発
明の実施例に於ては、ステツプＫでｚ_F＝10とな
つているため、ステツプＬからステツプＭへ進
み、z₀〜z₁₀が１桁分桁上げされた後に、ステツ
プＮでｚ_P2，ｚ_P1＝１となる。次に、ステツプＶ
においてレジスタＺの桁z₀，z₁の内容がクリアさ
れる。次のステツプＷにおいて指数データを入力
するためのキーEXPが操作されたことを確認す
るためのEXPフラグがｘ_ExPにセツトされる。次
にステツプBAに進みこのステツプBAにおいてレ
ジスタＺの３桁目のｚ_Jにブランキングコードが
記憶され、この後ステツプＩに進む。このステツ
プＩでｚ_P1，ｚ_P2の小数点表示位置及びｘ_sの符
号が検出された後、ステツプＡで表示される。こ
の時のレジスタＸ，Ｚ、表示部２４の状態を第５
図に示す。

このように、置数データの仮数部は仮数表示部
に「−1234567」の如く「−」表示を含めて上位
８桁が表示され、小数点は指示表示部内の２桁目
に表示される。この結果、操作者には、下２桁の
数値「89」は視認できないが、上記小数点の表示
により置数データは９桁であることが認識し易く
なるものである。この時、まだ指数部には指数デ
ータは入力されていない。

次に、指数部のデータ「12」をキー入力部２５
より入力すると、前述したステツプＢでレジスタ
Ｚの１〜２桁目に入力され、次のステツプＣで
EXPフラグが検出され、直ちに処理Ｉへ進む。
この処理Ｉの後、処理Ａで表示される。この時の
レジスタＸ，Ｚ及び表示部２４の状態を第５図
に示す。即ち、仮数部は９桁であり、その上位７
桁は「−1234567」であり、更に指数部は「12」
であることを示している。

次に前記ステツプＡにおいて四則演算等を行な
うためのフアンクシヨンキーが操作されたことが
検出されるとステツプBBに進む。このステツプ
BBではレジスタＺの桁z₁，z₀の内容からレジス
タＸの桁ｘ_P1，ｘ_P2の内容が減じられたものがレ
ジスタＺの桁z₁，z₀に転送される。この場合、ｘ
_P2ｘ_P1＝０であるからz₁z₀の値は変らず12であ
る。次にステツプBCに進み、このステツプBCで
は表示レジスタＺの桁z₁，z₀の内容が置数レジス
タＸの桁ｘ_P1，ｘ_P2に転送される。したがつてｘ
_P2ｘ_P1＝12となる。次にステツプBDに進み、こ
のステツプBDにおいてフアンクシヨンキーに対
応した各種演算が実行され、この演算結果はレジ
スタＸへ記憶される。そして上記実施例では置数
直後のフアンクシヨンキー操作であるから演算は
行なわれず、次のステツプBEに進む。そしてこ
のステツプBEにおいてレジスタＸの内容がレジ
スタＺに転送される。次にステツプBFに進み、
このステツプBFにおいてレジスタＺの桁ｚ_P1，
ｚ_P2の内容に表示桁数分の11が加算されｚ_P2ｚ_P1
＝22となる。そしてステツプBGに進む。このス
テツプBGにおいてレジスタＺの桁z₁₀が０か否か
すなわち桁z₁₀に数値データがあるか否かが判定
される。そしてこのステツプBGにおいて桁z₁₀に
数値データがないことが判定されれば次のステツ
プBHに進み、このステツプBHにおいてレジスタ
Ｚのz₀〜z₁₀が１桁桁上げされる。この後ステツ
プBIに進み、このステツプBIにおいて表示レジ
スタＺの桁ｚ_P1，ｚ_P2の内容から１が減じられ再
びステツプBGに戻る。一方前記ステツプBGにお
いて桁z₁₀にデータがあることが判定されれば次
のステツプBJに進む。上記実施例ではz₀〜z₁₀が
２桁分桁上げされ、ｚ_P2ｚ_P1＝20となる。このス
テツプBJではレジスタＺの桁ｚ_P1，ｚ_P2の内容
「20」が桁z₁，z₀に転送される。BKに進み、この
ステツプBKにおいてレジスタＺの桁ｚ_Fの内容が
参照されレジスタＺに記憶されている置数データ
が正数かあるいは負数であるかが判定される。そ
してデイジツトｚ_Fの内容が０のときすなわち正
数のときにはステツプBLに進み、このステツプ
BLにおいてレジスタＺの桁ｚ_P1，ｚ_P2に10が転
送される。そしてこの後ステツプBNに進む。上
記実施例の如く、前記ステツプBLにおいてｘ_sの
内容が８のときすなわちレジスタＺに記憶されて
いる置数データが負数のときにはステツプBMに
進む。このステツプBMにおいてレジスタＺの桁
ｚ_P1，ｚ_P2に９が転送される。そしてこの後ステ
ツプBNに進み、ｘ_ExP，ｘ_DP，ｚ_Fがクリアされ
る。次のステツプBAでz₂にブランキングコード
が入力され、次の処理Ｉでｚ_P2，ｚ_P1内のデータ
「９」がｘ_s内のデータ「８」が検出され、処理Ａ
で表示部２４の10桁目に小数点が、最上位桁に
“−”が表示される。この時の状態を第５図に
示す。

〔発明の効果〕

以上説明したように、本発明によれば、入力可
能な数値データは、その桁数に拘らず仮数部デー
タとして使用でき、更に指数部データの入力も可
能としたもので、指数表現された数値データを入
力する際に、仮数部データの桁数を考慮しながら
入力する必要はなく、操作性の向上を計ることが
できる。特に、仮数部データにかかわる小数点
を、指数データを表示する表示桁を含めた全表示
桁内で表示するので、仮数部桁数を越えて視認で
きない数値に対して位取りが確認し易くなる利点
がある。

【図面の簡単な説明】

第１図はこの発明の小型電子式計算機の一実施
例を示す回路構成図、第２図はタイムチヤート、
第３図ａ，ｂは各々レジスタＸ、レジスタＺの記
憶状態図、第４図はROM１に記憶されたマイク
ロ命令を表現したフローチヤート、第５図は各々
上記実施例を説明するための状態図である。１……ROM、３……RAM、１６……演算回
路、２４……表示部、２５……キー入力部。

Claims

【特許請求の範囲】

１少なくともｍ＋ｎ桁の表示桁容量を有し、指
数表現されたデータの表示の際は、仮数部データ
ｍ桁及び指数部データｎ桁を区分表示する表示部
と、少なくともｍ＋ｎ桁の数値データが入力可能
な入力部とを有し、指数表現されたデータの演算
が可能な小型電子式計算機に於て、仮数部データ
として入力された数値データを記憶する第１の記
憶手段と、指数部データとして入力された数値デ
ータを記憶する第２の記憶手段と、前記表示部の
ｍ桁に前記第１の記憶手段内の仮数部データの上
位ｍ桁を表示し、且つ前記表示部のｎ桁に前記第
２の記憶手段内の指数部データを表示する表示手
段と、前記第１の記憶手段に記憶される仮数部デ
ータの小数点を、指数部データを表示する表示桁
を含めた全表示桁内で表示せしめる手段とを具備
したことを特徴とする小型電子式計算機。