JPS5853842A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5853842A JPS5853842A JP56150796A JP15079681A JPS5853842A JP S5853842 A JPS5853842 A JP S5853842A JP 56150796 A JP56150796 A JP 56150796A JP 15079681 A JP15079681 A JP 15079681A JP S5853842 A JPS5853842 A JP S5853842A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法Ｋかかわり、半導体基板
上の各素子間を電気的に絶縁分離するために素子間の領
域に比較的厚い絶縁膜を埋め込む半導体装置の製造方法
に関するものである。
上の各素子間を電気的に絶縁分離するために素子間の領
域に比較的厚い絶縁膜を埋め込む半導体装置の製造方法
に関するものである。
半導体としてシリコンを用いた半導体装置、特ＫＭＯ８
型半導体装置においては、寄生チャンネルによる絶縁不
良をなくシ、かつ寄生容量を小さくするために素子間の
いわゆるフィールド領域に厚い酸化膜を形成す′る事が
行われている。
型半導体装置においては、寄生チャンネルによる絶縁不
良をなくシ、かつ寄生容量を小さくするために素子間の
いわゆるフィールド領域に厚い酸化膜を形成す′る事が
行われている。
従来、このような酸化膜を用いた素子間分離法としては
、選択酸化法が喪〈知られている。これは素子形成領域
を耐−化性マスク、代表的にはシリコン窒化膜で覆い、
高温酸化を行ってフィールド領域に選択的に厚い酸化膜
を形成するものである。しかしこのような選択酸化法に
おいては上−酸化中シリコン窒化績°の端部がらフィー
ルド酸化膜が鳥のくちばしくバーズビーク）状に食い込
むため素子形成領域の寸法誤差の原因となシ、実質的な
素子寸法を減少させるため集積回路の高集積化の妨げと
なっていた。
、選択酸化法が喪〈知られている。これは素子形成領域
を耐−化性マスク、代表的にはシリコン窒化膜で覆い、
高温酸化を行ってフィールド領域に選択的に厚い酸化膜
を形成するものである。しかしこのような選択酸化法に
おいては上−酸化中シリコン窒化績°の端部がらフィー
ルド酸化膜が鳥のくちばしくバーズビーク）状に食い込
むため素子形成領域の寸法誤差の原因となシ、実質的な
素子寸法を減少させるため集積回路の高集積化の妨げと
なっていた。
次にこのような従来選択酸化法忙おいては、酸化膜を形
成後フィー−ル゛ド領域と素子形成領域の間にフィール
ド酸化膜厚の約半分稠度の表面段差ができる。これが後
々の工１！マで段差として残るためその後のリングラフ
イー精度の低下や金属配線の断差部での信頼性を下げる
原因となっていた。
成後フィー−ル゛ド領域と素子形成領域の間にフィール
ド酸化膜厚の約半分稠度の表面段差ができる。これが後
々の工１！マで段差として残るためその後のリングラフ
イー精度の低下や金属配線の断差部での信頼性を下げる
原因となっていた。
これに対して、上記バーズビークをＯＫして、しかも表
面を平担にするためにフィールド領域の半導体基板を少
なくとも一部エッチングし、とζに絶縁膜を埋め込むＢ
ＯＸ法がある。
面を平担にするためにフィールド領域の半導体基板を少
なくとも一部エッチングし、とζに絶縁膜を埋め込むＢ
ＯＸ法がある。
ＢＯＸ法を第１図を用いて簡単に説明する。まず第１図
（ａ） Ｋ示すようＫ例えばシリコン基板１を用意して
、通常の写真食刻工程を行う事にょシ素子形成領域上忙
酸化膜２を介して人！マスク３を形成する。次にＡｌ膜
マスク３を用いてフィールド領域のシリコン基板１を所
望のフィールド膜犀分相当エツチングする。次Ｋ （ｂ
）図に示すように同じＡＪマスク３を用いてフィールド
領域にフィールド反転防止のためにシリコン基板と同導
電型の不純物、例えばＰ型基板の場合はボロン４をイオ
ン注入する。その後（Ｃ）図に示すようにリフトオフ加
工を用いてフィールド領域にシリコン酸化膜５を埋め込
む。例えば、このリフトオフ加工は次のように行う。即
ち、全面ｋ例えばＰｌａｓｍａ ＣＶＤ８ｉ０１膜を堆
積する。次に例えば弗化アンモニウム液で１分根度エツ
チングするとフィールド領域と素子形成領域の境界にで
きている段差部側面に堆積したＰｌａｓｍａ ＣＶＤ
８ｉ０雪膜は平担部上に堆積した膜に比べて、エツチン
グ速度が５〜２０倍はやいため選択的に上記側面の膜が
除去される。その後素子形成領域上の人！マスク３を除
去するとＡＪマスク上に堆積したＰｌａｓｍａ ＣＶＤ
８１０１膜も−＠ｌｆｃ除去され、フィールド領域に
のみＰｌａｓｍａ ＣＶＤ ８ｉ０１１［５が埋め込ま
れる。この時、フィールド領域と素子形成領域の境界に
は（Ｃ，）図に示すように断面形状が一定の細い溝６が
残される。
（ａ） Ｋ示すようＫ例えばシリコン基板１を用意して
、通常の写真食刻工程を行う事にょシ素子形成領域上忙
酸化膜２を介して人！マスク３を形成する。次にＡｌ膜
マスク３を用いてフィールド領域のシリコン基板１を所
望のフィールド膜犀分相当エツチングする。次Ｋ （ｂ
）図に示すように同じＡＪマスク３を用いてフィールド
領域にフィールド反転防止のためにシリコン基板と同導
電型の不純物、例えばＰ型基板の場合はボロン４をイオ
ン注入する。その後（Ｃ）図に示すようにリフトオフ加
工を用いてフィールド領域にシリコン酸化膜５を埋め込
む。例えば、このリフトオフ加工は次のように行う。即
ち、全面ｋ例えばＰｌａｓｍａ ＣＶＤ８ｉ０１膜を堆
積する。次に例えば弗化アンモニウム液で１分根度エツ
チングするとフィールド領域と素子形成領域の境界にで
きている段差部側面に堆積したＰｌａｓｍａ ＣＶＤ
８ｉ０雪膜は平担部上に堆積した膜に比べて、エツチン
グ速度が５〜２０倍はやいため選択的に上記側面の膜が
除去される。その後素子形成領域上の人！マスク３を除
去するとＡＪマスク上に堆積したＰｌａｓｍａ ＣＶＤ
８１０１膜も−＠ｌｆｃ除去され、フィールド領域に
のみＰｌａｓｍａ ＣＶＤ ８ｉ０１１［５が埋め込ま
れる。この時、フィールド領域と素子形成領域の境界に
は（Ｃ，）図に示すように断面形状が一定の細い溝６が
残される。
次ＶＣ（ｄ）図に示すように１上記細い溝６を例えはＣ
ＶＤ ８ｉ０． ４％ ７ テ均−ＫＩｉメ込ｔｒ ト
ＣＶＤ ８１０ｇ膜表面には上記細い溝６の上に一定の
凹部８ができる。次に表面を平担にする事が可能で、か
つ上記ＣＶＤ８ｉ０．膜７とエツチング速度が等しく力
るような膜９を形成し上記凹部８を埋め込みかつ表面を
平担にする。
ＶＤ ８ｉ０． ４％ ７ テ均−ＫＩｉメ込ｔｒ ト
ＣＶＤ ８１０ｇ膜表面には上記細い溝６の上に一定の
凹部８ができる。次に表面を平担にする事が可能で、か
つ上記ＣＶＤ８ｉ０．膜７とエツチング速度が等しく力
るような膜９を形成し上記凹部８を埋め込みかつ表面を
平担にする。
その後（ｅ）図に示すように均一に上記表面を平担化し
た膜９、ＣＶＤ ８１０．膜７を一部エッチングしさら
にエツチングを行ない素子形成領域のシリコンを露出さ
せると、フィールド領域はほぼ平担忙酸化膜で埋め込ま
れる。その後素子形成領域に通常の方法により所望の素
子を形成する。
た膜９、ＣＶＤ ８１０．膜７を一部エッチングしさら
にエツチングを行ない素子形成領域のシリコンを露出さ
せると、フィールド領域はほぼ平担忙酸化膜で埋め込ま
れる。その後素子形成領域に通常の方法により所望の素
子を形成する。
また、Ｐｌａｓｍａ ＣＶＤ Ｓｉ０ｇ膜を堆積した場
合を記述したがＰｌａｓｍａ ＣＶＤ ８ｉ０１膜の代
わりにスパッターＳｔＯ，膜を用いた場合にも上述と同
様に段差部側面での膜を選択的に除去する事が可能であ
シ、Ｐｌａｓｍａ ＣＶＤ ５ｉ０２膜の代わりニスバ
ッター８ ｉｏｌ 膜が使用できる。
合を記述したがＰｌａｓｍａ ＣＶＤ ８ｉ０１膜の代
わりにスパッターＳｔＯ，膜を用いた場合にも上述と同
様に段差部側面での膜を選択的に除去する事が可能であ
シ、Ｐｌａｓｍａ ＣＶＤ ５ｉ０２膜の代わりニスバ
ッター８ ｉｏｌ 膜が使用できる。
このようなりＯＫ法において社、バーズビーりがないた
めに素子形成領域の寸法誤差はＯＫする事ができ、かつ
表面が平担な構造を得る事ができる。
めに素子形成領域の寸法誤差はＯＫする事ができ、かつ
表面が平担な構造を得る事ができる。
しかしながら、シリコン基板のエツチングマスクとして
ＡＩ膜を用いるＢＯＸ法においては、ＡｌｐＪ４のバタ
ーニング忙反応性イオ／エツチングを用いた場合、柱状
の残渣が残シこの柱状残渣がフ・Ｃ−ルド領域の凹凸の
原因やフィールド領域の汚染の原因となる。また、Ａｌ
のエツチングに％従来のリン酸、硝酸、酢酸の水溶液よ
シ成るエツチング液を用いるとエツチングが等方的に進
行するためレジスト膜下のＡＩも周辺からいわゆるサイ
ドエツチングされる。このＡＩ膜のサイドエツチングは
選択酸化法におけるバーズビーク同様−実質的な素子寸
法を減少させる事になり■■法の特長が十分生かされな
い事になる。
ＡＩ膜を用いるＢＯＸ法においては、ＡｌｐＪ４のバタ
ーニング忙反応性イオ／エツチングを用いた場合、柱状
の残渣が残シこの柱状残渣がフ・Ｃ−ルド領域の凹凸の
原因やフィールド領域の汚染の原因となる。また、Ａｌ
のエツチングに％従来のリン酸、硝酸、酢酸の水溶液よ
シ成るエツチング液を用いるとエツチングが等方的に進
行するためレジスト膜下のＡＩも周辺からいわゆるサイ
ドエツチングされる。このＡＩ膜のサイドエツチングは
選択酸化法におけるバーズビーク同様−実質的な素子寸
法を減少させる事になり■■法の特長が十分生かされな
い事になる。
本発明は上記入点に鑑みなされたもので、人ｌマスクの
代わりに写真食刻工程によって形成したレジストパター
ンをそのｔまシリコンのエツチングのマスクとして使用
し、かつ例えばＰ ｌ ａ ｍｍａ８４０１ 膜等絶
縁膜を３５０℃以下で堆積することによ如フィールド領
域を正確に形成すると共にリフトオフし易くしたもので
ある。
代わりに写真食刻工程によって形成したレジストパター
ンをそのｔまシリコンのエツチングのマスクとして使用
し、かつ例えばＰ ｌ ａ ｍｍａ８４０１ 膜等絶
縁膜を３５０℃以下で堆積することによ如フィールド領
域を正確に形成すると共にリフトオフし易くしたもので
ある。
本発明ではＡＩの代わりにレジスト材料を使用するので
マスクを良好に形成する事が出来、従来絶縁膜堆積中の
熱処理によってレジスト族が硬化するためその後のリフ
トオフ加工が十分行えないという問題があったが堆積温
度を３５０℃以下にする事により、レジストの硬化を防
ぎその後のリフトオフ加工が十分行なえるようになった
。
マスクを良好に形成する事が出来、従来絶縁膜堆積中の
熱処理によってレジスト族が硬化するためその後のリフ
トオフ加工が十分行えないという問題があったが堆積温
度を３５０℃以下にする事により、レジストの硬化を防
ぎその後のリフトオフ加工が十分行なえるようになった
。
以下、この発明をＭＯ８１１半導体装置に適用した実施
例につき図面を参照して説明する。
例につき図面を参照して説明する。
第２図（ａ）に示すように半導体基体例えば面方位（１
００）比抵抗５−５０Ω個のＰ型シリコン基板１１を用
意し、厚さ５００λ程度の熱酸化膜１２を形成した後１
通常の写真食刻工程により、骸素子形成領域をレジスト
膜１３で覆う。
００）比抵抗５−５０Ω個のＰ型シリコン基板１１を用
意し、厚さ５００λ程度の熱酸化膜１２を形成した後１
通常の写真食刻工程により、骸素子形成領域をレジスト
膜１３で覆う。
次にレジスｌｋをマスクにして（ｂ）に示すようＫ例え
ばＣＪｌｌとＨ２カスを用いた反応性イオンエツチング
を用いて、代表的Ｋｔｉ次のよダなエツチング条件でシ
リコンを所−〇エツチング深さ例えば０．６μｍ程度エ
ツチングする。
ばＣＪｌｌとＨ２カスを用いた反応性イオンエツチング
を用いて、代表的Ｋｔｉ次のよダなエツチング条件でシ
リコンを所−〇エツチング深さ例えば０．６μｍ程度エ
ツチングする。
（エツチング争件）
エツチングガスＣｌ！（３０ｍｌ／ｍ１ｎ） 。
Ｈａ （５０ｍしｍ１ｎ）
パワー ３５０ｗａｔｔ
真空度 ０．Ｉ Ｔｏｒｒ
その後、やはシ同じレジスト膜１３をマスクにしてフィ
ールド領域のシリコンにフィード反転防止のためのボロ
ンのイオン注入１４を行う。
ールド領域のシリコンにフィード反転防止のためのボロ
ンのイオン注入１４を行う。
次ＶＣ，（ｃ）図に示すように全面にＰｌａｓｍａＣＶ
Ｄｓｉｏ、膜１５を堆積する。この時Ｐｌａｓｍａ Ｃ
ＶＤ８ｉ０． 膜を堆積時のウェハーの温度は３５０℃
以下で行い、代表的には次のようｆｉｄｅｐｏ条件で行
う。
Ｄｓｉｏ、膜１５を堆積する。この時Ｐｌａｓｍａ Ｃ
ＶＤ８ｉ０． 膜を堆積時のウェハーの温度は３５０℃
以下で行い、代表的には次のようｆｉｄｅｐｏ条件で行
う。
（ｄｅｐｏ条件）
ガ ス ８ｉＨ４、Ｎｅ。
プラズマ周波数 １３．５６ ＭＨ！
真空度 ０．１Ｔｏｒｒ
レジスト膜１３は、シリコンのエツチングに際して、上
記エツチング条件では十分な耐エツチング性を持つため
、エツチング中の膜厚の減少は０．１μ程度である。ま
たＰｌａｓｍａ ８ｉ０１膜の上記ｄｅｐｏ 条件では
温度を３５０℃以下にするため熱によるレジストの硬化
はほとんど問題にならない。
記エツチング条件では十分な耐エツチング性を持つため
、エツチング中の膜厚の減少は０．１μ程度である。ま
たＰｌａｓｍａ ８ｉ０１膜の上記ｄｅｐｏ 条件では
温度を３５０℃以下にするため熱によるレジストの硬化
はほとんど問題にならない。
その後前述の方法により、（ｄ）に示すように断差部側
面のＰｌａｓｍａ ８ｉ０１展を選択的に除去する。そ
の後、Ｈ，０，とＨ，８０，の混液でボイルすると、レ
ジスト膜は硬化していないため容易に除者され。
面のＰｌａｓｍａ ８ｉ０１展を選択的に除去する。そ
の後、Ｈ，０，とＨ，８０，の混液でボイルすると、レ
ジスト膜は硬化していないため容易に除者され。
レジスト膜上のＰｌａｓｍａ ８１０−膜１６もり７ト
オ７される。
オ７される。
第（ｅ）図に示すようにリフトオフ後は、素子形成領域
とＰｌａｓｍａ ＳｌＯ雪膜１７の境界に細い溝１８が
残る。その後は前述の従来ＢＯＸ法に従い、細い溝１８
をＣＶ Ｄ Ｓ ｉＯ，膜で埋め込み素子分離用の酸
化膜とする。
とＰｌａｓｍａ ＳｌＯ雪膜１７の境界に細い溝１８が
残る。その後は前述の従来ＢＯＸ法に従い、細い溝１８
をＣＶ Ｄ Ｓ ｉＯ，膜で埋め込み素子分離用の酸
化膜とする。
この様に１従来のＢＯＸ法と同様に完全に平担な構造で
フィールド酸化膜を形成できる事はもちろん、レジスト
膜はエツチングし易く又、レジストｍｔ−シリコンエツ
チングのマスクとして使用するため、マスク寸法を正確
にフィールド領域の出来上がり寸法に反映する事ができ
る。
フィールド酸化膜を形成できる事はもちろん、レジスト
膜はエツチングし易く又、レジストｍｔ−シリコンエツ
チングのマスクとして使用するため、マスク寸法を正確
にフィールド領域の出来上がり寸法に反映する事ができ
る。
そのため、フィールド領域の寸法誤差が減少し集積回路
の高集積化が容易となる。
の高集積化が容易となる。
又、絶縁膜の堆積を３５０℃以下の温度で行なう様にし
九ので良好にり７トオフができるようＫなシ、殊にリフ
トオフ工程においてレジスト膜を除去する際、酸素プラ
ズマ処理によってレジスト膜を除去すると、酸素プラズ
マはレジスト膜が露出した側面から十分侵入する事が可
能なためレジスト膜の側面からエツチングが進み、レジ
スト膜が十分エツチングされるのと同時に、レジスト膜
上のプラズマ８１０雪膜も完全にリフトオフされる。
九ので良好にり７トオフができるようＫなシ、殊にリフ
トオフ工程においてレジスト膜を除去する際、酸素プラ
ズマ処理によってレジスト膜を除去すると、酸素プラズ
マはレジスト膜が露出した側面から十分侵入する事が可
能なためレジスト膜の側面からエツチングが進み、レジ
スト膜が十分エツチングされるのと同時に、レジスト膜
上のプラズマ８１０雪膜も完全にリフトオフされる。
そのため、酸素プラズマ処理を行うとレジストのとり残
しがなくリフトオフ加工の信頼性が向上する。
しがなくリフトオフ加工の信頼性が向上する。
さらに、酸素プラズマ処理を行うと、レジストの除去と
同時にウェハー表面、％に露出したシリコ／表面に１製
造中ついた主に有機物よシなる汚染の除去に効果があり
素子特性の向上が計られる。
同時にウェハー表面、％に露出したシリコ／表面に１製
造中ついた主に有機物よシなる汚染の除去に効果があり
素子特性の向上が計られる。
また、従来ＢＯＸ法に比べて、Ｍ膜のバターニング工程
が不要になるため工程が大巾に簡略化され生産コストが
大幅に低減されるように壜った。
が不要になるため工程が大巾に簡略化され生産コストが
大幅に低減されるように壜った。
愈お、この発明はＭＯ８型半導体に限らずバイポーラ型
半導体装置での素子間分離にも適用できる事は勿論であ
る。
半導体装置での素子間分離にも適用できる事は勿論であ
る。
第１図（ａ）〜（ｅ）は従来ＢＯＸ法による素子間分離
法を説明するための製造工程断面図、第２図は（ａ）〜
（ｆ）は本発明の方法による素子間分離法を説明するた
めの製造工程断面図である。 図に於いて１、 ｌ、１１・・・・・シリコン基板 ２．５，７，１２，１５，１６，１７・・・・・シリコ
ン酸化膜３・・・・・人！マスク ４．１４・・・・・フィールドボロンのイオン注入層６
．１８・・・・・フィールド周辺の細い溝８・・・・・
表面凹部 ９・・・・・平担化が可能な膜 １３・・・・レジスト膜 − 代理人 弁理士 則 近 憲 佑 （他１名）第 １
図
法を説明するための製造工程断面図、第２図は（ａ）〜
（ｆ）は本発明の方法による素子間分離法を説明するた
めの製造工程断面図である。 図に於いて１、 ｌ、１１・・・・・シリコン基板 ２．５，７，１２，１５，１６，１７・・・・・シリコ
ン酸化膜３・・・・・人！マスク ４．１４・・・・・フィールドボロンのイオン注入層６
．１８・・・・・フィールド周辺の細い溝８・・・・・
表面凹部 ９・・・・・平担化が可能な膜 １３・・・・レジスト膜 − 代理人 弁理士 則 近 憲 佑 （他１名）第 １
図
Claims (1)
- 半導体基体上に被膜を形成する工程と、この被膜と共に
前記基体を選択的にエツチングし、基体に凹部を形成す
る工程と、基体上に絶縁膜を堆積する工程と、前記被膜
を除去するととＫより、被膜上に堆積した絶縁膜を除去
し、前記凹部に絶縁膜を残存させてフィールド絶縁膜を
形成する工程とを備え、前記被膜としてレジスト材料を
用い、前記絶縁膜を３５０℃以下の温度で堆積する様に
した事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150796A JPS5853842A (ja) | 1981-09-25 | 1981-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150796A JPS5853842A (ja) | 1981-09-25 | 1981-09-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5853842A true JPS5853842A (ja) | 1983-03-30 |
Family
ID=15504615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150796A Pending JPS5853842A (ja) | 1981-09-25 | 1981-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853842A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202286A (en) * | 1989-02-27 | 1993-04-13 | Mitsubishi Denki Kabushiki Kaisha | Method of forming three-dimensional features on substrates with adjacent insulating films |
-
1981
- 1981-09-25 JP JP56150796A patent/JPS5853842A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202286A (en) * | 1989-02-27 | 1993-04-13 | Mitsubishi Denki Kabushiki Kaisha | Method of forming three-dimensional features on substrates with adjacent insulating films |
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