JPS5853843A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5853843A JPS5853843A JP56151486A JP15148681A JPS5853843A JP S5853843 A JPS5853843 A JP S5853843A JP 56151486 A JP56151486 A JP 56151486A JP 15148681 A JP15148681 A JP 15148681A JP S5853843 A JPS5853843 A JP S5853843A
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- oxide film
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- etching
- film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
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- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
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-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。
最近、半導体装置はプロセス技術の進歩に↓り増々高速
動作化、高集積化されたものが開発されているＯ特に高
速動作化に関しては、例えばバイポーラトランジスタに
おいて、エミツ々・ベース接合容量、ベース・コレクタ
接合容量、コレクタ・基板接合容量、コレクタ・シリー
ズ抵抗及びペース抵抗がスイッチング速度を決定−する
要因になっており、これらを減少させることが高速動作
化につながる。したがって、以上のような寄生容量及び
寄生抵抗を減少する技術としての酸化膜分離法が注目さ
れている。
動作化、高集積化されたものが開発されているＯ特に高
速動作化に関しては、例えばバイポーラトランジスタに
おいて、エミツ々・ベース接合容量、ベース・コレクタ
接合容量、コレクタ・基板接合容量、コレクタ・シリー
ズ抵抗及びペース抵抗がスイッチング速度を決定−する
要因になっており、これらを減少させることが高速動作
化につながる。したがって、以上のような寄生容量及び
寄生抵抗を減少する技術としての酸化膜分離法が注目さ
れている。
ところで従来の半導体装置、例えば酸化膜分離を用いた
バイポーラトランジスタは第１図に示すような構造を有
しており、これは以下に述べる如き方法により製造され
ている。
バイポーラトランジスタは第１図に示すような構造を有
しており、これは以下に述べる如き方法により製造され
ている。
まずＰ型シリコン基板１上にｎ 埋込み層２を形成する
。次に該基板１上にｎＷエピタキシャル層３を成長させ
る。つづいて、該エビタキンヤｌし層３表面に熱酸化に
エリ酸化膜を成長させ、さらにシリコン窒化膜を堆積し
、゛これ全パターニングして素子形成領域上にシリコン
窒化膜パターンを形成し、さらに酸化膜を選択エツチン
グして酸化膜パターン管形成する。つづいて、シリコン
窒化膜パターンをマスクとしてフィールド酸化膜形成予
定部のエピタキシャル層Ｓ會エツチング除去する。つづ
いて、写真蝕刻法によりチャンネルカット形成予定部が
開孔したレジストパターンを形成し、これをマスクとし
て選択的に基板と同導電型の不純物、例えばボロンをエ
ピタキシャル層Ｓにイオン注入した後、レジストパター
ンを除去し、高温酸化雰囲気中で酸化を行い、エピタキ
シャル層Ｓに素子形成領域を分離するためのフィールド
酸化ＩＮｍ、分離酸化膜５及びフィールド酸化膜４下に
Ｐ＋型のチャンネルカット領域Ｃを形成する。つづいて
、シリコン窒化膜パターン及び酸化膜パターンｔ−順次
エツチング除去する。ひきつづき、エピタキシャル層３
にＰｆｉ内部ベース領域１、ｐ＋波型外ペース領域８及
びｎ１ｌＪ工電ツタ領域９とコレクタ取出し領域１０會
順次形成し、ｎｐｎ Ｉ！バイポーラトランジスタを
製造する。
。次に該基板１上にｎＷエピタキシャル層３を成長させ
る。つづいて、該エビタキンヤｌし層３表面に熱酸化に
エリ酸化膜を成長させ、さらにシリコン窒化膜を堆積し
、゛これ全パターニングして素子形成領域上にシリコン
窒化膜パターンを形成し、さらに酸化膜を選択エツチン
グして酸化膜パターン管形成する。つづいて、シリコン
窒化膜パターンをマスクとしてフィールド酸化膜形成予
定部のエピタキシャル層Ｓ會エツチング除去する。つづ
いて、写真蝕刻法によりチャンネルカット形成予定部が
開孔したレジストパターンを形成し、これをマスクとし
て選択的に基板と同導電型の不純物、例えばボロンをエ
ピタキシャル層Ｓにイオン注入した後、レジストパター
ンを除去し、高温酸化雰囲気中で酸化を行い、エピタキ
シャル層Ｓに素子形成領域を分離するためのフィールド
酸化ＩＮｍ、分離酸化膜５及びフィールド酸化膜４下に
Ｐ＋型のチャンネルカット領域Ｃを形成する。つづいて
、シリコン窒化膜パターン及び酸化膜パターンｔ−順次
エツチング除去する。ひきつづき、エピタキシャル層３
にＰｆｉ内部ベース領域１、ｐ＋波型外ペース領域８及
びｎ１ｌＪ工電ツタ領域９とコレクタ取出し領域１０會
順次形成し、ｎｐｎ Ｉ！バイポーラトランジスタを
製造する。
しかしながら、上記従来方法にあっては以下に述べる如
き問題点がある。すなわち、通常フィールド酸化膜４は
バターシ交換差、バーズビークの高さ及びストレス等管
考慮して、エピタキシャル層３の厚さに比較してかなり
薄く形成される０例えば、エピタキシャル層８の厚さ３
μｍに対し、フィールド酸化膜４の厚さは１．６声ｍ程
度である。し次がって、深さ１．４ｆｉｍのエピタキシ
ャル層ＪＫボロンをイオン注入してチャンネルカット領
域６ｔ−形成しなければならず、ボロンのイオン注入の
条件は ２３０Ｋｅｙ、 ２ Ｘ １０ ”／ｃｒ／ｉ と
いう高加速電圧、高ドーズ量となる。こうした高加速電
圧、高ドーズ量のイオン注入を行えるイオン注入装置は
製作が難しく、価格が極めて高くなる。
き問題点がある。すなわち、通常フィールド酸化膜４は
バターシ交換差、バーズビークの高さ及びストレス等管
考慮して、エピタキシャル層３の厚さに比較してかなり
薄く形成される０例えば、エピタキシャル層８の厚さ３
μｍに対し、フィールド酸化膜４の厚さは１．６声ｍ程
度である。し次がって、深さ１．４ｆｉｍのエピタキシ
ャル層ＪＫボロンをイオン注入してチャンネルカット領
域６ｔ−形成しなければならず、ボロンのイオン注入の
条件は ２３０Ｋｅｙ、 ２ Ｘ １０ ”／ｃｒ／ｉ と
いう高加速電圧、高ドーズ量となる。こうした高加速電
圧、高ドーズ量のイオン注入を行えるイオン注入装置は
製作が難しく、価格が極めて高くなる。
また、第２図に示す如く、素子形成領域上の酸化膜パタ
ーン１１、シリコン窒化膜パターン１２及びエピタキシ
ャル層８を覆うチャンネルカット形成予定部が開孔した
レジストパターン１３は、素子形成領域端部Ｊ４におい
て薄くなるという現象が生じ、上記の１うな高加速電圧
、高ドーズ量でイオン注入した場合、素子形成領域端部
１４でボロンがつきぬけ現象を起こし、素子の特性に悪
影響を及ぼすという問題がある。
ーン１１、シリコン窒化膜パターン１２及びエピタキシ
ャル層８を覆うチャンネルカット形成予定部が開孔した
レジストパターン１３は、素子形成領域端部Ｊ４におい
て薄くなるという現象が生じ、上記の１うな高加速電圧
、高ドーズ量でイオン注入した場合、素子形成領域端部
１４でボロンがつきぬけ現象を起こし、素子の特性に悪
影響を及ぼすという問題がある。
この１うなことから、上記のつきぬけ現象を避けるため
に、第３図に示す如くフィールド酸化膜形成予定部のエ
ピタキシャル層３をエツチング除去した後、ｃｖｎ−ｓ
ｔｏ！膜１５全１５に堆積し、その上にレジストパター
ン１６を形成し、チャンネルカット形成予定部上の ＣＶＤ−５ｉｏ、膜１５ｔ″エツチング除去した後、イ
オン注入を行うという工程が採用されている。
に、第３図に示す如くフィールド酸化膜形成予定部のエ
ピタキシャル層３をエツチング除去した後、ｃｖｎ−ｓ
ｔｏ！膜１５全１５に堆積し、その上にレジストパター
ン１６を形成し、チャンネルカット形成予定部上の ＣＶＤ−５ｉｏ、膜１５ｔ″エツチング除去した後、イ
オン注入を行うという工程が採用されている。
しかしながら、上記方法では注入されるイオンの素子形
成領域へのつきぬけ現象を避けることはできるが、イオ
ン注入を高加速電圧、高ドーズ量で行うという問題点は
解消できない０そこで、チャンネルカット領域の形成に
イオン注入を用いない方法が考えられる。すなわち、第
４図に示す如く、フィールド酸化膜形成予定部のエピタ
キシャル層ｊｔ−エツチング除去し皮板、ＣＶＤ−８ｉ
ｏ、膜１５を全面に堆積し、写真蝕刻法によりチャンネ
ルカット形成予定部上のＣＶＤ−８１０，＄Ｉ ｌｆエ
ッｆ／グ除去し、さらにＢ１０膜（Ｂｏｒｏｎ ｌ１ｌ
ｌｉｅａｔ＠Ｇｌａｓ−膜）ＪＦｔ全面に堆積し、これ
ｔ拡散源として熱拡散によりボロンを拡散させ、チャン
ネルカット領域Ｉｉを形成するという方法である。
成領域へのつきぬけ現象を避けることはできるが、イオ
ン注入を高加速電圧、高ドーズ量で行うという問題点は
解消できない０そこで、チャンネルカット領域の形成に
イオン注入を用いない方法が考えられる。すなわち、第
４図に示す如く、フィールド酸化膜形成予定部のエピタ
キシャル層ｊｔ−エツチング除去し皮板、ＣＶＤ−８ｉ
ｏ、膜１５を全面に堆積し、写真蝕刻法によりチャンネ
ルカット形成予定部上のＣＶＤ−８１０，＄Ｉ ｌｆエ
ッｆ／グ除去し、さらにＢ１０膜（Ｂｏｒｏｎ ｌ１ｌ
ｌｉｅａｔ＠Ｇｌａｓ−膜）ＪＦｔ全面に堆積し、これ
ｔ拡散源として熱拡散によりボロンを拡散させ、チャン
ネルカット領域Ｉｉを形成するという方法である。
しかしながら、上記方法においても、チャンネルカット
領域Ｃの深さが探いため、熱拡散工程に長時間を要し、
かつ横方向への拡散も大きくなり、この結果製造される
素子に悪影響１及はすという問題がある〇 本発明は上記事情に僑みてなされたものであり、素子に
悪影響を及ぼすことなく所定のチャンネルカット領域を
簡単に形成できる高性能の半導体装置の製造方法を提供
しようとするものであるＤ すなわち、本発明は第１導電型の半導体基板に第２導電
蓋の半導体層を形成させる工程と、該半導体層の素子形
成領域上に選択的に耐酸化性膜を形成する工程と、誼耐
酸化性膜をマスクとして前記半導体層をエツチングする
工程と、半導体層のエツチング部のチャンネルカット形
成予定部を選択的に更にエツチングする工程と、前記二
縦のエツチングにより設けられた溝部に選択的に第１導
電瀝の不純物をドーピングして、前記基板表面にまで達
する第１導電製の高濃度不純物層を形成する工程とを具
備することを特徴とするものである０ 本発明に用いられる耐酸化性膜は、半一導体層のエツチ
ングマスクとフィールド酸化膜及び分離酸化膜を形成す
る際のマスクとして作用し、例えばシリコン窒化膜、ム
ｔ＊ｏｓ膜等を挙げることができる。
領域Ｃの深さが探いため、熱拡散工程に長時間を要し、
かつ横方向への拡散も大きくなり、この結果製造される
素子に悪影響１及はすという問題がある〇 本発明は上記事情に僑みてなされたものであり、素子に
悪影響を及ぼすことなく所定のチャンネルカット領域を
簡単に形成できる高性能の半導体装置の製造方法を提供
しようとするものであるＤ すなわち、本発明は第１導電型の半導体基板に第２導電
蓋の半導体層を形成させる工程と、該半導体層の素子形
成領域上に選択的に耐酸化性膜を形成する工程と、誼耐
酸化性膜をマスクとして前記半導体層をエツチングする
工程と、半導体層のエツチング部のチャンネルカット形
成予定部を選択的に更にエツチングする工程と、前記二
縦のエツチングにより設けられた溝部に選択的に第１導
電瀝の不純物をドーピングして、前記基板表面にまで達
する第１導電製の高濃度不純物層を形成する工程とを具
備することを特徴とするものである０ 本発明に用いられる耐酸化性膜は、半一導体層のエツチ
ングマスクとフィールド酸化膜及び分離酸化膜を形成す
る際のマスクとして作用し、例えばシリコン窒化膜、ム
ｔ＊ｏｓ膜等を挙げることができる。
本発明に用いられる不純物ｔドーピングする方法として
は、例えばイオン注入法あるいは不純物をドープした絶
縁膜又は多結晶シリコンを拡散源として熱拡散する方法
を挙げることができる。不純物をドープした絶縁膜とし
ては、例えば１１８Ｇ膜（Ｂｏｒｏｔ＋ ５ｉｌｌｃ
ａｔ＠Ｇｌａｍｓ 膜）、ＰＩＧ膜（Ｐｂｏｉｐｈｏ
５１１１ｃａｔ＠Ｇｌａｓｓ膜）等を挙けることができ
る０ 以下、本発明の実施例を図面を参照して説明する０ 実施例１ ０３ ｔず（１０Ｇ）の結晶方位を有する３０〜ｓｏ
ρａａｏｐｍｖリコン基板１０１上にｎ＋ｍ塚込み層１
０１管形成した後、０．４ρ国のｎｌｉエピタキＶヤル
層１０Ｓを３ ｐｎ＠ 成長させた。次に、熱酸化法に
より１ｏｏｉの酸化膜を成長させ、さらＫｖシリコン窒
化膜ｔｏｏｏＸ堆積させた後、該Ｖリコン窒化Ｈ１−パ
！−ニングして素子形成領域上にシリコン窒化膜パター
ンＪ ＩＩ ４’を形成し、さらに酸化膜を選択的に除
去して酸化膜パターン１０５を形成し次。つづいて、上
記ｖ ＩＪコン窒化膜パターン１０４Ｙｔマスクとして
アルカリエツチング液（ＫＯＨ＋イソプロピルアルコー
ル）を用い、露出したエピタキシャル層１０３ｔ″表面
から０．８μｍエツチングした（第５図（−図示）０ ａ〕 次いで、全面にレジス）ｔ−１１１布した後、こ
れ全写真蝕刻してチャンネルカット形成予定部上で開孔
したレジストパターン１０６を形成しｆｃ（第５図（ｂ
）図示）０っづいて、このレジストパターン１０６ｔ−
マスクとしてエピタキシャル層ｘｏｓ１（ｏ、ｓｓｍ
エツチングし、溝部１０１１ｆ形成し’ｆＬｏひきつづ
き、同レジストパターン１０６′ｔ−マスクとして溝部
１０Ｆにボロンのイオン注入を行った（第５゛図（ｃ）
図示）０このイオン注入工程は、従来の方法では２３０
ＫｅＶという高加速電圧を必要としたのに比較して、本
実施例の如く、チャンネルカット形成予定部上のエピタ
キシャル層１０３′ｆｒＯ，５声ｍエツチングすること
に１り加速電圧ｔ１００ＫｅＶ以下に低減することがで
きた０圓 次いで、レジストパターン１０６′を除去し
た後、シリコン窒化膜パターン１０４を耐酸化性マース
フとして高圧酸化法を施して露出するエピタキシャル層
１０３に厚さ約１．６声ｍのフィールド酸化膜Ｊ ’Ｏ
’Ｍ及び分離酸化膜１ｔＪ１１ｆ成長させた。これと同
時に、注入されたボロンイオンが電気的に活性化してフ
ィールド酸化膜１−１下にＰａｌシリコン基板１０１表
面にまで達するチャンネルカット領域１１０が形成され
た（第５図（ｄ）図示）。前記■の工程でチャンネルカ
ット形成予定部上のエピタキシャル層１０Ｊ１″エツチ
ングし次ことにより、形成されたフィールド酸化膜１０
８はチャンネルカット領域１１０上の表面でも段差音生
じるが、素子形成領域とチャンネルカット領域１１０と
の距離は約６μｍであるので、前記段差はゆ゛るやかで
、後の工程において実質的に影響管及ぼさない０つづい
て、シリコン窒化膜パターン７０４ｉｒＪ酸化膜パター
ン１０５ｔエツチング除去した後、素子形成領域上に再
度酸化膜１１１を成長させたｏつづいて、ベース領域形
成予定部上が開孔されたレジストパターンを形成し、レ
ジストパターンをマスタとしてポーンをイオン注入した
。つづいて、外部ベース領域形成予足部上が開孔された
レジストパターンを形成し、レジストパターン上マスク
として再度ボロンを前記イオン注入１り高加速電圧、高
ドーズ量でイオン注入した。つづいて、レジストパター
ンを除去した後、活性化熱処理管施し、ｐｍ内部ベース
領域１１２及びｐｍ外部ペース領域１１ｓｔ−夫々形成
しｆＣｏつづいて、エミッタ領域形成予定部上及びコレ
クタ取出し領域形成予定部上の酸化膜Ｉ Ｊ Ｊｉ選択
的にエツチングして開孔部を形成した後、リンドープ多
結晶シリコンを堆積し、パターニングして開孔部付近に
多結晶レリコンパターン１１４１ 、１１４ｍ ｌ−形
成し、これｔ拡散源として熱拡散に１リリンを拡散させ
ｓ ｐｌｆ内部ペース領域１１２上にａｌｌエミッタ領
域領域Ｊ ５ｔ−、フィールド酸化膜１ｕｌｌ、分離酸
化１に１０９間にｎ＋ｙ１１コレクタ取出し領域１１６
を夫々形成し７ｊｏひきつづき、外部ベース領域１１３
上の酸化膜１１１にコンダクトホールを開孔した後、全
面にμ膜を蒸着し、パターニングしてベース、ニオツタ
、コレクタの取出しＵ配線ＪＪＦ、７１１１゜１１９全
形成し、ｎｐｎ ｍｌバイポーラトランジスタを＃！造
した（第５図（・）図示）。
は、例えばイオン注入法あるいは不純物をドープした絶
縁膜又は多結晶シリコンを拡散源として熱拡散する方法
を挙げることができる。不純物をドープした絶縁膜とし
ては、例えば１１８Ｇ膜（Ｂｏｒｏｔ＋ ５ｉｌｌｃ
ａｔ＠Ｇｌａｍｓ 膜）、ＰＩＧ膜（Ｐｂｏｉｐｈｏ
５１１１ｃａｔ＠Ｇｌａｓｓ膜）等を挙けることができ
る０ 以下、本発明の実施例を図面を参照して説明する０ 実施例１ ０３ ｔず（１０Ｇ）の結晶方位を有する３０〜ｓｏ
ρａａｏｐｍｖリコン基板１０１上にｎ＋ｍ塚込み層１
０１管形成した後、０．４ρ国のｎｌｉエピタキＶヤル
層１０Ｓを３ ｐｎ＠ 成長させた。次に、熱酸化法に
より１ｏｏｉの酸化膜を成長させ、さらＫｖシリコン窒
化膜ｔｏｏｏＸ堆積させた後、該Ｖリコン窒化Ｈ１−パ
！−ニングして素子形成領域上にシリコン窒化膜パター
ンＪ ＩＩ ４’を形成し、さらに酸化膜を選択的に除
去して酸化膜パターン１０５を形成し次。つづいて、上
記ｖ ＩＪコン窒化膜パターン１０４Ｙｔマスクとして
アルカリエツチング液（ＫＯＨ＋イソプロピルアルコー
ル）を用い、露出したエピタキシャル層１０３ｔ″表面
から０．８μｍエツチングした（第５図（−図示）０ ａ〕 次いで、全面にレジス）ｔ−１１１布した後、こ
れ全写真蝕刻してチャンネルカット形成予定部上で開孔
したレジストパターン１０６を形成しｆｃ（第５図（ｂ
）図示）０っづいて、このレジストパターン１０６ｔ−
マスクとしてエピタキシャル層ｘｏｓ１（ｏ、ｓｓｍ
エツチングし、溝部１０１１ｆ形成し’ｆＬｏひきつづ
き、同レジストパターン１０６′ｔ−マスクとして溝部
１０Ｆにボロンのイオン注入を行った（第５゛図（ｃ）
図示）０このイオン注入工程は、従来の方法では２３０
ＫｅＶという高加速電圧を必要としたのに比較して、本
実施例の如く、チャンネルカット形成予定部上のエピタ
キシャル層１０３′ｆｒＯ，５声ｍエツチングすること
に１り加速電圧ｔ１００ＫｅＶ以下に低減することがで
きた０圓 次いで、レジストパターン１０６′を除去し
た後、シリコン窒化膜パターン１０４を耐酸化性マース
フとして高圧酸化法を施して露出するエピタキシャル層
１０３に厚さ約１．６声ｍのフィールド酸化膜Ｊ ’Ｏ
’Ｍ及び分離酸化膜１ｔＪ１１ｆ成長させた。これと同
時に、注入されたボロンイオンが電気的に活性化してフ
ィールド酸化膜１−１下にＰａｌシリコン基板１０１表
面にまで達するチャンネルカット領域１１０が形成され
た（第５図（ｄ）図示）。前記■の工程でチャンネルカ
ット形成予定部上のエピタキシャル層１０Ｊ１″エツチ
ングし次ことにより、形成されたフィールド酸化膜１０
８はチャンネルカット領域１１０上の表面でも段差音生
じるが、素子形成領域とチャンネルカット領域１１０と
の距離は約６μｍであるので、前記段差はゆ゛るやかで
、後の工程において実質的に影響管及ぼさない０つづい
て、シリコン窒化膜パターン７０４ｉｒＪ酸化膜パター
ン１０５ｔエツチング除去した後、素子形成領域上に再
度酸化膜１１１を成長させたｏつづいて、ベース領域形
成予定部上が開孔されたレジストパターンを形成し、レ
ジストパターンをマスタとしてポーンをイオン注入した
。つづいて、外部ベース領域形成予足部上が開孔された
レジストパターンを形成し、レジストパターン上マスク
として再度ボロンを前記イオン注入１り高加速電圧、高
ドーズ量でイオン注入した。つづいて、レジストパター
ンを除去した後、活性化熱処理管施し、ｐｍ内部ベース
領域１１２及びｐｍ外部ペース領域１１ｓｔ−夫々形成
しｆＣｏつづいて、エミッタ領域形成予定部上及びコレ
クタ取出し領域形成予定部上の酸化膜Ｉ Ｊ Ｊｉ選択
的にエツチングして開孔部を形成した後、リンドープ多
結晶シリコンを堆積し、パターニングして開孔部付近に
多結晶レリコンパターン１１４１ 、１１４ｍ ｌ−形
成し、これｔ拡散源として熱拡散に１リリンを拡散させ
ｓ ｐｌｆ内部ペース領域１１２上にａｌｌエミッタ領
域領域Ｊ ５ｔ−、フィールド酸化膜１ｕｌｌ、分離酸
化１に１０９間にｎ＋ｙ１１コレクタ取出し領域１１６
を夫々形成し７ｊｏひきつづき、外部ベース領域１１３
上の酸化膜１１１にコンダクトホールを開孔した後、全
面にμ膜を蒸着し、パターニングしてベース、ニオツタ
、コレクタの取出しＵ配線ＪＪＦ、７１１１゜１１９全
形成し、ｎｐｎ ｍｌバイポーラトランジスタを＃！造
した（第５図（・）図示）。
しかして、上記実施例によれば、チャンネルカット形成
予定部上のエピタキシャル層を二縦エツチングすると−
とにより、レジストパターン１０６をマスクとしたボロ
ンのイオン注入に際しての加速電圧を低減することがで
き、レジストパターン１ｔ１６Ｖｃ通して素子形成領域
にイオンがつきぬける現象ｔｍ止できるため、製造され
る素子への悪影響を防止することができる０また、チャ
ンネルカット領域形成のための熱処理時間を短縮するこ
ともできる０ 実施例２ 前記実施例１の０〕工程に従い、１１Ｗｌ！工ピタキシ
ヤル層１０３の素子形成領域上にシリコン窒化膜パター
ン′１０４及び酸化誤パターン１０５會形成し、シリコ
ン窒化膜パターン１０１５ｔマスクとしてエピタキシャ
ル層１０Ｓｔ−０８声ｍエツチングし次後、全面にＣＶ
Ｄ−８ｉ０．膜１２０を堆積した（第６図（ａ）図示）
。つづいて、１ｉ８１０．膜１２０上にレジストパター
ン１２１を形成し、チャンネルカット形成予定部上の８
１Ｏ宜１１１２０にエツチングし次後、エピタキシャル
層１１１３ｔ−ｏ、 ５ ｓｍ エツチングして溝部１
２２を形成した（第６図（Ｃ）図示）０つづいて、レジ
ストパターン１２１ｔ−除去した後、全面に ＣＶＤ−ＢＡＧ 膜１２３を堆積し、前記溝部１２２上
のＢ８Ｇｔ拡散源としてメロンを熱拡散させ、ｐＨシリ
コン基板１０１にまで達するチャンネルカット領域１２
４管形成した（第６図（ｃ）図示）。ツづいて、ＣＶＤ
−ＢＳＧ膜Ｊ ：Ｉ Ｊ 、 ＣＶＤ−ｇｔｏ、膜ｘ２
ｏＹｒｌＫ次除去した後、前記実施例１の圓工程に従い
、ｎｐｎ雛バイポーラトランジスタを製造した０しかし
て、上記実施例によれば、チャンネルカット領域形成の
ためにイオン注入を行う必要がないのでイオン注入に伴
う問題点は生じないＯまた、チャンネルカット形成予定
部上のエピタキシャル層をエツチングしであるので、Ｂ
ＡＧ會拡散源としてボロンを拡散させる場合の拡散時間
を短縮できる０このため、素子形成領域への熱的影響を
抑制できるとともに横方向の拡散も抑制でき、微細化の
要請にも応じることができる。
予定部上のエピタキシャル層を二縦エツチングすると−
とにより、レジストパターン１０６をマスクとしたボロ
ンのイオン注入に際しての加速電圧を低減することがで
き、レジストパターン１ｔ１６Ｖｃ通して素子形成領域
にイオンがつきぬける現象ｔｍ止できるため、製造され
る素子への悪影響を防止することができる０また、チャ
ンネルカット領域形成のための熱処理時間を短縮するこ
ともできる０ 実施例２ 前記実施例１の０〕工程に従い、１１Ｗｌ！工ピタキシ
ヤル層１０３の素子形成領域上にシリコン窒化膜パター
ン′１０４及び酸化誤パターン１０５會形成し、シリコ
ン窒化膜パターン１０１５ｔマスクとしてエピタキシャ
ル層１０Ｓｔ−０８声ｍエツチングし次後、全面にＣＶ
Ｄ−８ｉ０．膜１２０を堆積した（第６図（ａ）図示）
。つづいて、１ｉ８１０．膜１２０上にレジストパター
ン１２１を形成し、チャンネルカット形成予定部上の８
１Ｏ宜１１１２０にエツチングし次後、エピタキシャル
層１１１３ｔ−ｏ、 ５ ｓｍ エツチングして溝部１
２２を形成した（第６図（Ｃ）図示）０つづいて、レジ
ストパターン１２１ｔ−除去した後、全面に ＣＶＤ−ＢＡＧ 膜１２３を堆積し、前記溝部１２２上
のＢ８Ｇｔ拡散源としてメロンを熱拡散させ、ｐＨシリ
コン基板１０１にまで達するチャンネルカット領域１２
４管形成した（第６図（ｃ）図示）。ツづいて、ＣＶＤ
−ＢＳＧ膜Ｊ ：Ｉ Ｊ 、 ＣＶＤ−ｇｔｏ、膜ｘ２
ｏＹｒｌＫ次除去した後、前記実施例１の圓工程に従い
、ｎｐｎ雛バイポーラトランジスタを製造した０しかし
て、上記実施例によれば、チャンネルカット領域形成の
ためにイオン注入を行う必要がないのでイオン注入に伴
う問題点は生じないＯまた、チャンネルカット形成予定
部上のエピタキシャル層をエツチングしであるので、Ｂ
ＡＧ會拡散源としてボロンを拡散させる場合の拡散時間
を短縮できる０このため、素子形成領域への熱的影響を
抑制できるとともに横方向の拡散も抑制でき、微細化の
要請にも応じることができる。
以上詳述した如く本発明によれば、素子に悪影響を及は
すことなく所定のチャンネルカット領域を一簡単に形成
できる高性能の半導体装置の製造方法を提供で、きるも
のである０
すことなく所定のチャンネルカット領域を一簡単に形成
できる高性能の半導体装置の製造方法を提供で、きるも
のである０
第１図は従来のｎｐＨＩｊ１バイボーラド２ンジスタを
示す断面図、第２図〜第４図は従来のｎｐｎ Ｗバイ
ポーラ、）ランジスタの製造工程を示す断□面図、第５
図（ａ）〜（・）は本発明の実施例１におけるｎｐｎ
ｍｌバイポーラトランジスタの製造工１＃Ａｔ−示す断
面図、第６図（−〜（ｅ）は本発明の実施例２における
ｎｐｎ ｌｉｔバイポーラトランジスタの製造工ａｔ示
す断面図である。 １０Ｊ・・・ｐ型シリコン基板、１０２・・・ｎ＋型埋
込み層、１０３・・・ｎ型エビタキＶヤル層、１０４・
・・シリコン窒化ＩＩ！ パターン、１０５・・・酸化
膜パターン、１０６，１２１・・・レジストパターン、
ＪＯＢ・・・フィールド酸化膜、１０９・・・分離酸化
膜、１１０，１２４・・・チャンネルカット領域、１１
ノ・・・酸化膜、１１２・・・ｐ型内部ペース領域、１
１３・・・ｐ＋製型外ペース領域、１１４、．１１４２
・°・リンドープ多結晶シリ°コンパターン、１１５・
・・ｎ 型エミッタ領域、１１６・・・ｎ＋Ｗコレクタ
取出し領域、１１’；１，１１１１゜１１９＝−Ａｔ
配線、Ｊ Ｊ ｏ−ＣＶＤ −８ｔ ６ｘ Ｍ、１２３
−ＣＶＤ−ＢＳＧ ＠０ 出願人代理人 弁理士 鈴 江 武 彦第 １ 図
示す断面図、第２図〜第４図は従来のｎｐｎ Ｗバイ
ポーラ、）ランジスタの製造工程を示す断□面図、第５
図（ａ）〜（・）は本発明の実施例１におけるｎｐｎ
ｍｌバイポーラトランジスタの製造工１＃Ａｔ−示す断
面図、第６図（−〜（ｅ）は本発明の実施例２における
ｎｐｎ ｌｉｔバイポーラトランジスタの製造工ａｔ示
す断面図である。 １０Ｊ・・・ｐ型シリコン基板、１０２・・・ｎ＋型埋
込み層、１０３・・・ｎ型エビタキＶヤル層、１０４・
・・シリコン窒化ＩＩ！ パターン、１０５・・・酸化
膜パターン、１０６，１２１・・・レジストパターン、
ＪＯＢ・・・フィールド酸化膜、１０９・・・分離酸化
膜、１１０，１２４・・・チャンネルカット領域、１１
ノ・・・酸化膜、１１２・・・ｐ型内部ペース領域、１
１３・・・ｐ＋製型外ペース領域、１１４、．１１４２
・°・リンドープ多結晶シリ°コンパターン、１１５・
・・ｎ 型エミッタ領域、１１６・・・ｎ＋Ｗコレクタ
取出し領域、１１’；１，１１１１゜１１９＝−Ａｔ
配線、Ｊ Ｊ ｏ−ＣＶＤ −８ｔ ６ｘ Ｍ、１２３
−ＣＶＤ−ＢＳＧ ＠０ 出願人代理人 弁理士 鈴 江 武 彦第 １ 図
Claims (1)
- 第１導電型の半導体基板に第２導電波の牛導体層管形成
させる工程と、咳半導体層の素子形成領域上に選択的に
耐酸化性膜を形成する工程と、該耐酸化性膜をマスクと
して前記半導体層をエツチングする工程と、半導体層の
一エツチング部のテヤンネｙカット形成予定部を選択的
に更にエツチングする工程と、前記二縦のエツチングに
より設けられた溝部に選択的に第１導電型の不純物をド
ーピングして、前記基板表面にまで達する第１導電ｍの
高濃度不純物層を形成する工程とを具備することを特徴
とす、る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151486A JPS5853843A (ja) | 1981-09-25 | 1981-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151486A JPS5853843A (ja) | 1981-09-25 | 1981-09-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5853843A true JPS5853843A (ja) | 1983-03-30 |
Family
ID=15519548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151486A Pending JPS5853843A (ja) | 1981-09-25 | 1981-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853843A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61219816A (ja) * | 1985-03-27 | 1986-09-30 | Yokogawa Electric Corp | デイスク形状測定装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5349966A (en) * | 1976-10-18 | 1978-05-06 | Hitachi Ltd | Manufacture of semiconductor integrated circuit |
-
1981
- 1981-09-25 JP JP56151486A patent/JPS5853843A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5349966A (en) * | 1976-10-18 | 1978-05-06 | Hitachi Ltd | Manufacture of semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61219816A (ja) * | 1985-03-27 | 1986-09-30 | Yokogawa Electric Corp | デイスク形状測定装置 |
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