JPS5854528B2 - ハツシンカイロ - Google Patents
ハツシンカイロInfo
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- JPS5854528B2 JPS5854528B2 JP50012164A JP1216475A JPS5854528B2 JP S5854528 B2 JPS5854528 B2 JP S5854528B2 JP 50012164 A JP50012164 A JP 50012164A JP 1216475 A JP1216475 A JP 1216475A JP S5854528 B2 JPS5854528 B2 JP S5854528B2
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- series
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Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタ（以下ＭＯ８
ＦＥＴと略す）、特にデプレッション形ＭＯ８ＦＥＴを
有し、発振周波数がデプレッション形ＭＯ８ＦＥＴの特
性により決定さイ′する発振回路に関する。
ＦＥＴと略す）、特にデプレッション形ＭＯ８ＦＥＴを
有し、発振周波数がデプレッション形ＭＯ８ＦＥＴの特
性により決定さイ′する発振回路に関する。
従来、電子式卓上計算機等で用いられてきたＭＯ８型大
規模集積回路（以下ＭＯ８ＬＳＩと略す）に内蔵されて
いるクロック発振回路を第１図に示す。
規模集積回路（以下ＭＯ８ＬＳＩと略す）に内蔵されて
いるクロック発振回路を第１図に示す。
第１図においてＱ１〜Ｑ１６はすべてエンハンスメント
形ＭＯ８ＦＥＴであり、Ｑ３．Ｑ７．Ｑ９゜Ｑｓ＋ ｒ
Ｑｌ３ ｓ Ｑｌ６ 、Ｑｌ８は負荷ＭＯ８ＦＥＴで
あり、Ｑｌ・Ｑ２・Ｑ４・Ｑ５・Ｑ６・Ｑ８・Ｑｓｏ・
Ｑｌ２・Ｑ１４．Ｑｌ５．Ｑ１７は駆動ＭＯ８ＦＥＴで
ある。
形ＭＯ８ＦＥＴであり、Ｑ３．Ｑ７．Ｑ９゜Ｑｓ＋ ｒ
Ｑｌ３ ｓ Ｑｌ６ 、Ｑｌ８は負荷ＭＯ８ＦＥＴで
あり、Ｑｌ・Ｑ２・Ｑ４・Ｑ５・Ｑ６・Ｑ８・Ｑｓｏ・
Ｑｌ２・Ｑ１４．Ｑｌ５．Ｑ１７は駆動ＭＯ８ＦＥＴで
ある。
１は外部端子でＲはＱｌ の負荷抵抗でコンデンサーＣ
の充電用抵抗である。
の充電用抵抗である。
以下ＭＯ８ＦＥＴがすべてＰチャンネル型ＭＯ８ＦＥＴ
である場合について述べると、ＶＧＧは負の直流電源で
あり、Ｑ１〜Ｑ１８はすべで負のスレッシュホールド電
圧を有している。
である場合について述べると、ＶＧＧは負の直流電源で
あり、Ｑ１〜Ｑ１８はすべで負のスレッシュホールド電
圧を有している。
今Ｑ１のゲート電極、つまりＱｌ２のドレイン電極２が
Ｌ”レベルであると１はＨ”レベルになり、Ｑ２ ｚ
Ｑ５はオフしＱ２のドレイン電極は”Ｌ”レベルになり
、Ｑ４はオンし、Ｑ４のドレイン電極はＨ”レベルにな
り、Ｑ６はオフ、Ｑ８はオン、Ｑｌｏはオフ、Ｑｌ□は
オンしてＱｌ２のドレイン電極２つまりＱｌのゲート電
極は′Ｈ”レベルになり、Ｑｌ はオフするのでコンデ
ンサＣに対して電荷が抵抗Ｒを通してＶＧＧより充電さ
れる。
Ｌ”レベルであると１はＨ”レベルになり、Ｑ２ ｚ
Ｑ５はオフしＱ２のドレイン電極は”Ｌ”レベルになり
、Ｑ４はオンし、Ｑ４のドレイン電極はＨ”レベルにな
り、Ｑ６はオフ、Ｑ８はオン、Ｑｌｏはオフ、Ｑｌ□は
オンしてＱｌ２のドレイン電極２つまりＱｌのゲート電
極は′Ｈ”レベルになり、Ｑｌ はオフするのでコンデ
ンサＣに対して電荷が抵抗Ｒを通してＶＧＧより充電さ
れる。
すなわち、ＣＲの時定数で１の電位が”Ｈ”レベルから
Ｌ”レベルになろうとする。
Ｌ”レベルになろうとする。
１の電位がエンハンスメント形ＭＯ８ＦＥＴのスレッシ
ュホールド電圧ＶＴＥのレベルになるまではＱｌ５のゲ
ート電極はＨ”レベルとみなされ、Ｑ１４．Ｑ、５のド
レイン電極はＬ”レベルであり、Ｑ１□はオンし、出力
端子３は”Ｈ”レベルになる。
ュホールド電圧ＶＴＥのレベルになるまではＱｌ５のゲ
ート電極はＨ”レベルとみなされ、Ｑ１４．Ｑ、５のド
レイン電極はＬ”レベルであり、Ｑ１□はオンし、出力
端子３は”Ｈ”レベルになる。
第２図は第１図で示した１の発振波形ａ及び出力端子３
の出力クロック波形すを示すものであり、第２図のＴ１
の時間に相当する動作をさきに述べた。
の出力クロック波形すを示すものであり、第２図のＴ１
の時間に相当する動作をさきに述べた。
１の電位がＶＴＲを越した時点でＱｔ ５ Ｇ’！オン
し、Ｑ１７はオフし、クロック出力３は′Ｌ”レベルに
なる。
し、Ｑ１７はオフし、クロック出力３は′Ｌ”レベルに
なる。
そして１の電位が２ ＶＴＲ＋ＪＶＴＥ （ＪＶＴＥ
二ソース電極にＶＴＲのバンクゲート電圧力功口わった
場合のＭＯＳＦＥＴのスレッシュホールド電圧の増加分
）のレベルになった時にＱ６はオンし、Ｑ８はオフ、Ｑ
ＩＯはオン、Ｑｌ２はオフし、Ｑｌ２のドレイン電極２
はＬ”レベルとなり、Ｑｌ はオンし、コンデンサーＣ
に充電された電荷はＱ、を通して放電され、１の電位は
Ｈ”レベルになる。
二ソース電極にＶＴＲのバンクゲート電圧力功口わった
場合のＭＯＳＦＥＴのスレッシュホールド電圧の増加分
）のレベルになった時にＱ６はオンし、Ｑ８はオフ、Ｑ
ＩＯはオン、Ｑｌ２はオフし、Ｑｌ２のドレイン電極２
はＬ”レベルとなり、Ｑｌ はオンし、コンデンサーＣ
に充電された電荷はＱ、を通して放電され、１の電位は
Ｈ”レベルになる。
そして再びＱｌがオフされる。
これが第２図のＴ２の時間に相当する動作である。
Ｔ１十Ｔ２が発振周期である。従来のクロック発振回路
によれば発振周波数はほぼ ０″”７ ｙ ７ ｖ −（／、）静電容量）（Ｒは負
荷抵抗の抵抗値 で表わされる。
によれば発振周波数はほぼ ０″”７ ｙ ７ ｖ −（／、）静電容量）（Ｒは負
荷抵抗の抵抗値 で表わされる。
つまり近似的にはＶＴＲに反比例し、ＶＧＧに比例する
。
。
しかるに今般負荷ＭＯ８ＦＥＴがデプレッション形ＭＯ
８ＦＥＴであるＥ／Ｄ方式のＭＯ８ＬＳＩの論理回路が
多く用いられており、これらＥ／Ｄ方式のＭＯ８回路の
スイッチングスピードはほとんど負荷ＭＯ８ＦＥＴに流
れ得る電流、すなわちデプレッション形ＭＯ８ＦＥＴの
スレッシュホールド電圧ＶＴＤで決まる電流（ＩＴＤと
呼ぶことにする）のみによって決まり、上述のクロック
発振周波数を決める■ＴＥ、■ＧＧには依存せず、ＩＴ
Ｄに比例する。
８ＦＥＴであるＥ／Ｄ方式のＭＯ８ＬＳＩの論理回路が
多く用いられており、これらＥ／Ｄ方式のＭＯ８回路の
スイッチングスピードはほとんど負荷ＭＯ８ＦＥＴに流
れ得る電流、すなわちデプレッション形ＭＯ８ＦＥＴの
スレッシュホールド電圧ＶＴＤで決まる電流（ＩＴＤと
呼ぶことにする）のみによって決まり、上述のクロック
発振周波数を決める■ＴＥ、■ＧＧには依存せず、ＩＴ
Ｄに比例する。
一般に電源電圧の変動、プロセスのバラツキ、温度変動
等に対しても常にスイッチングスピードがクロック発振
周波数で決まる周期より速いことが必要であるため、Ｅ
／Ｄ方式の回路を駆動するクロックを第１図の発振回路
により発生させた場合には、Ｉスイッチングスピードの
設定中心をクロック発振周波数の設定中心よりかなり速
くしなければならず、それだけ消費電力をむだに消費し
ているという欠点があり、Ｅ／ＤＭＯ８ＬＳＩのメリッ
トｏ）一つの低消費電力というものに対し、そのメリッ
トを充分生かせないという欠点があり、超低消費電力化
の実現に対して大きな障害となっていた。
等に対しても常にスイッチングスピードがクロック発振
周波数で決まる周期より速いことが必要であるため、Ｅ
／Ｄ方式の回路を駆動するクロックを第１図の発振回路
により発生させた場合には、Ｉスイッチングスピードの
設定中心をクロック発振周波数の設定中心よりかなり速
くしなければならず、それだけ消費電力をむだに消費し
ているという欠点があり、Ｅ／ＤＭＯ８ＬＳＩのメリッ
トｏ）一つの低消費電力というものに対し、そのメリッ
トを充分生かせないという欠点があり、超低消費電力化
の実現に対して大きな障害となっていた。
本発明の目的は、Ｅ／Ｄ方式のＭＯ８ＬＳＩ−に適した
クロック発振回路を提供することにある。
クロック発振回路を提供することにある。
本発明の発振回路は、エンハンスメント形ＭＯ８ＦＥＴ
とゲート及びソースを共通接続したデプレッション形Ｍ
Ｏ８ＦＥＴを直列接続した２ケの直列回路を含み、この
２ケの直列接続回路を電源間において出力端子で直列接
続し、この出力端子を入出力特性がヒステリシスを有す
るヒステリシス回路に接続し、このヒステリシス回路の
出力及びこの出力の逆極性信号をそれぞれ上記のエンノ
）ンスメント形ＭＯ８ＦＥＴのゲートに印加し、更に出
力端子の出力信号により、コンデンサの充放電を行わせ
しめることを特徴とし、クロックパルス波形を得るには
、このコンデンサの充放電波形を波形整形回路に導入し
、所望の信号を得ることができる。
とゲート及びソースを共通接続したデプレッション形Ｍ
Ｏ８ＦＥＴを直列接続した２ケの直列回路を含み、この
２ケの直列接続回路を電源間において出力端子で直列接
続し、この出力端子を入出力特性がヒステリシスを有す
るヒステリシス回路に接続し、このヒステリシス回路の
出力及びこの出力の逆極性信号をそれぞれ上記のエンノ
）ンスメント形ＭＯ８ＦＥＴのゲートに印加し、更に出
力端子の出力信号により、コンデンサの充放電を行わせ
しめることを特徴とし、クロックパルス波形を得るには
、このコンデンサの充放電波形を波形整形回路に導入し
、所望の信号を得ることができる。
本発明の発振回路によれば、コンデンサの充放電時間が
デプレッションＭＯ８ＦＥＴのスレッシュホールド電圧
で定まる定電流によって決まるので、これによって生ず
るクロック発振周波数とＥ／ＤＭＯ８ＬＳＩのスイッチ
ングスピードとを１対１の対応をさせることができる。
デプレッションＭＯ８ＦＥＴのスレッシュホールド電圧
で定まる定電流によって決まるので、これによって生ず
るクロック発振周波数とＥ／ＤＭＯ８ＬＳＩのスイッチ
ングスピードとを１対１の対応をさせることができる。
これによりスイッチングスピードの余裕をいたづらに多
く見込む必要がなく、従って消費電力をかなり少なくで
き、また占有面積の小さい論理ブロックを使用すること
が可能となり、低価格化が実現できる。
く見込む必要がなく、従って消費電力をかなり少なくで
き、また占有面積の小さい論理ブロックを使用すること
が可能となり、低価格化が実現できる。
以下詳細に本発明を実施例について説明する。
第３図は本発明の一実施例で４は入出力特性がヒステリ
シスを有するヒステリシス回路、５はインバーター、６
は発振端子、７は波形整形回路、ＶＧＧは負の直流電源
、Ｃはコンデンサー、Ｑ１９．及びＱ２□はデプレッシ
ョン形ＭＯ８ＦＥＴであり、それぞれゲート電極がソー
ス電極に接続されている。
シスを有するヒステリシス回路、５はインバーター、６
は発振端子、７は波形整形回路、ＶＧＧは負の直流電源
、Ｃはコンデンサー、Ｑ１９．及びＱ２□はデプレッシ
ョン形ＭＯ８ＦＥＴであり、それぞれゲート電極がソー
ス電極に接続されている。
Ｑ２０ 及ヒＱ２□はエンハンスメント形ＭＯ８ＦＥＴ
であり、それぞれＱｌｇ ＝ Ｑ２２に対してＯＮ時の
抵抗が無視できる位の大きさを有する駆動ＭＯ８ＦＥＴ
である。
であり、それぞれＱｌｇ ＝ Ｑ２２に対してＯＮ時の
抵抗が無視できる位の大きさを有する駆動ＭＯ８ＦＥＴ
である。
従ってＱ２０がオンした時のＱ１９とＱ２０の直列抵抗
はほとんどＱｔｏの抵抗に等しい。
はほとんどＱｔｏの抵抗に等しい。
またＱ２１かオンした時のＱ２□とＱ２□の直列抵抗は
ほとんどＱ２２の抵抗に等しい。
ほとんどＱ２２の抵抗に等しい。
第４図はヒステリシス回路４の入出力特性を示すもので
ある。
ある。
ヒステリシス回路４は周知の回路を用いればよい。
いまヒステリシス回路４の出力が”Ｈ”レベルになって
いたとすると５の出力は”Ｌ”レベルとなり、Ｑ２０は
オン、Ｑ２１はオフし、コンデンサーＣに充電されてい
た電荷はＱ１９で制限される定電流性の電流すなわちデ
プレッション形ＭＣＡＦＥＴのスレッシュホールド電圧
（以下ＶＴＤと略す）によって定まる電流により放電さ
れ、６の電位は”Ｌ”レベルから”Ｈ”レベル（ＧＮＤ
レベル）になロウトする。
いたとすると５の出力は”Ｌ”レベルとなり、Ｑ２０は
オン、Ｑ２１はオフし、コンデンサーＣに充電されてい
た電荷はＱ１９で制限される定電流性の電流すなわちデ
プレッション形ＭＣＡＦＥＴのスレッシュホールド電圧
（以下ＶＴＤと略す）によって定まる電流により放電さ
れ、６の電位は”Ｌ”レベルから”Ｈ”レベル（ＧＮＤ
レベル）になロウトする。
この時の放電時間はＶＴＤによって決定される電流ＩＴ
Ｄに反比例する。
Ｄに反比例する。
６のレベルが第４図に示ス■１のレベルになった時にヒ
ステリシス回路４の出力は反転し”Ｌ”レベルになり、
Ｑ２□はオンし、５の出力はＨ”レベルになり、Ｑ２ｏ
はオフする。
ステリシス回路４の出力は反転し”Ｌ”レベルになり、
Ｑ２□はオンし、５の出力はＨ”レベルになり、Ｑ２ｏ
はオフする。
従ってＱ２２で制限される定電流性の電流、すなわちＶ
ＴＤによって決まる電流により充電される。
ＴＤによって決まる電流により充電される。
従って充電時間はＩＴＤに反比例する。コンデンサーＣ
が第４図の■２のレベルになった時にヒステリシス回路
４の出力は“Ｈ”レベルになり、Ｑ２１はオフし、５は
Ｌ”レベル、従ってＱ２０はオンし、コンデンサーＣは
再びＱ２０ ｓ Ｑ１９を通して放電される。
が第４図の■２のレベルになった時にヒステリシス回路
４の出力は“Ｈ”レベルになり、Ｑ２１はオフし、５は
Ｌ”レベル、従ってＱ２０はオンし、コンデンサーＣは
再びＱ２０ ｓ Ｑ１９を通して放電される。
以上の繰り返しにより発振が継続される。
第５図ａは６での発振波形を示す。第６図は７の波形整
形回路の入出力特性を示すもので、■３は第４図で示し
た■１と■２のほぼ中点とする。
形回路の入出力特性を示すもので、■３は第４図で示し
た■１と■２のほぼ中点とする。
第５図のｂは第５図ａの発振波形を波形整形回路７に入
力することにより出力されるクロックφの波形を示すも
のである。
力することにより出力されるクロックφの波形を示すも
のである。
またヒステリシス回路及びインバーターのスイッチング
時間がコンデンサーの充放電時間に対し無視できる程度
のものを使用することは勿論であり、こうすることは当
然可能である。
時間がコンデンサーの充放電時間に対し無視できる程度
のものを使用することは勿論であり、こうすることは当
然可能である。
以上のようにクロックの発振周期はコンデンサーＣの充
電時間及び放電時間の和であるのでクロック発振周波数
はデプレッション形ＭＯ８ＦＥＴのスレッシュホールド
電圧ＶＴＤによって決まる電流ＩＴＤに比例し、エンハ
ンスメント形ＭＯ８ＦＥＴのスレッシュホールド電圧Ｖ
ＴＲや電源電圧によってはほとんど変動しない。
電時間及び放電時間の和であるのでクロック発振周波数
はデプレッション形ＭＯ８ＦＥＴのスレッシュホールド
電圧ＶＴＤによって決まる電流ＩＴＤに比例し、エンハ
ンスメント形ＭＯ８ＦＥＴのスレッシュホールド電圧Ｖ
ＴＲや電源電圧によってはほとんど変動しない。
すなわち、Ｅ／ＤＭＯ８ＬＳＩに本発明の一実施例の発
振回路を内蔵することにより、Ｅ／ＤＭＯ８ＬＳＩの論
理回路のスイッチングスピードとクロック発振周波数が
共にデプレッション形ＭＯ８ＦＥＴのスレッシュホール
ド電圧ＶＴＤによって決まる電流ＩＴＤによって決まり
、ｌ対１の対応性がある。
振回路を内蔵することにより、Ｅ／ＤＭＯ８ＬＳＩの論
理回路のスイッチングスピードとクロック発振周波数が
共にデプレッション形ＭＯ８ＦＥＴのスレッシュホール
ド電圧ＶＴＤによって決まる電流ＩＴＤによって決まり
、ｌ対１の対応性がある。
また温度特性も１対１の対応性があり、クロック発振周
波数の設定中心ニ対しＥ／ＤＭＯ８ＬＳＩの論理回路の
スイッチングスピードの設定中心をわずかに速くしてお
けばよいのでかなりのむだな消費電力が不要となるので
超低消費電力のＥ／ＤＭＯ８ＬＳＩを実現することがで
きる効果がある。
波数の設定中心ニ対しＥ／ＤＭＯ８ＬＳＩの論理回路の
スイッチングスピードの設定中心をわずかに速くしてお
けばよいのでかなりのむだな消費電力が不要となるので
超低消費電力のＥ／ＤＭＯ８ＬＳＩを実現することがで
きる効果がある。
またスイッチングスピードを下げ得るので占有面積の小
さい論理ブロックを使用することができ、従ってＥ／Ｄ
ＭＯ８ＬＳＩのチップサイズが小さくなり、低価格なＥ
／Ｄ ＭＯ８ＬＳＩを提供できるという大きなメリット
がある。
さい論理ブロックを使用することができ、従ってＥ／Ｄ
ＭＯ８ＬＳＩのチップサイズが小さくなり、低価格なＥ
／Ｄ ＭＯ８ＬＳＩを提供できるという大きなメリット
がある。
また本発明の他の実施例として、第３図の回路における
Ｑｌ９とＱ２０を入れかえたもの、Ｑ２□とＱ２□を入
れかえたもの、Ｑｌ９とＱ２０ 。
Ｑｌ９とＱ２０を入れかえたもの、Ｑ２□とＱ２□を入
れかえたもの、Ｑｌ９とＱ２０ 。
Ｑ２□とＱ２２をそれぞれ入れかえた回路もあるが、動
作原理は第３図で示したものと同一である。
作原理は第３図で示したものと同一である。
また第３図で示したインバータを必要とせず、ヒステリ
シス回路より逆相出力をとりだしても同じ動作をする。
シス回路より逆相出力をとりだしても同じ動作をする。
また第３図のエンハンスメント形ＭＯ８ＦＥＴＱ２□を
省いた他の一実施例を第７図に示すが、この場合は第３
図で示したＱｌｇ ｓ Ｑ２０− Ｑ２１ ｓ Ｑ２２
がレシオレス回路になっているのと異なり、Ｑ２３ｊＱ
２４ ｓ Ｑ２５がレシオ回路になっている。
省いた他の一実施例を第７図に示すが、この場合は第３
図で示したＱｌｇ ｓ Ｑ２０− Ｑ２１ ｓ Ｑ２２
がレシオレス回路になっているのと異なり、Ｑ２３ｊＱ
２４ ｓ Ｑ２５がレシオ回路になっている。
８は第３図の４，９は第３図の５，１１は第３図の７
、Ｑ２３は第３図のＱｌ９ ｓ Ｑ２４は第３図のＱ２
０ ｓ Ｑ２５は第３図のＱ２□に相当する。
、Ｑ２３は第３図のＱｌ９ ｓ Ｑ２４は第３図のＱ２
０ ｓ Ｑ２５は第３図のＱ２□に相当する。
Ｑ２４のゲート電極が”Ｌ”レベルである時はＱ２４が
オンし、１０の電位はＱ２５と、Ｑ２３及びＱ２４の抵
抗比によって決まる電位に向かって放電される。
オンし、１０の電位はＱ２５と、Ｑ２３及びＱ２４の抵
抗比によって決まる電位に向かって放電される。
この時レシオ回路なので直流電流がＱ２３ ｓ Ｑ２４
ｓ Ｑ２５を通して流れるので、消費電力が第３図の
発振回路に比較して太きいが、エンハンスメント形ＭＯ
８ＦＥＴを１個省いているので、占有面積が小さいとい
う利点がある０放電時間及び充電時間はそれぞれデプレ
ッション形ＭＯ８ＦＥＴＱ２３及びＱ２５に流れ得る定
電流性の電流、すなわちデプレッション形ＭＯ８ＦＥＴ
のスレッシュホールド電圧ＶＴＤによって決まる電流Ｉ
ＴＤに反比例する。
ｓ Ｑ２５を通して流れるので、消費電力が第３図の
発振回路に比較して太きいが、エンハンスメント形ＭＯ
８ＦＥＴを１個省いているので、占有面積が小さいとい
う利点がある０放電時間及び充電時間はそれぞれデプレ
ッション形ＭＯ８ＦＥＴＱ２３及びＱ２５に流れ得る定
電流性の電流、すなわちデプレッション形ＭＯ８ＦＥＴ
のスレッシュホールド電圧ＶＴＤによって決まる電流Ｉ
ＴＤに反比例する。
従って発振周波数はＩＴＤに比例する。
また本発明の他の一実施例として第３図のＱ２０及びイ
ンバーターを省略した回路も第３図で説明したのと同様
な動作をするが、Ｑ２１がオンの時に、Ｑｌ９ ｊ Ｑ
２１ ｊ Ｑ２□を通して直流的な電流が流れ、第３図
の回路に比較して消費電力が大きくなるが、占有面積は
小さいという利点がある。
ンバーターを省略した回路も第３図で説明したのと同様
な動作をするが、Ｑ２１がオンの時に、Ｑｌ９ ｊ Ｑ
２１ ｊ Ｑ２□を通して直流的な電流が流れ、第３図
の回路に比較して消費電力が大きくなるが、占有面積は
小さいという利点がある。
以上いづれの実施例の場合も、発振周波数はデプレッシ
ョン形ＭＯ８ＦＥＴのスレッシュホールド電圧ＶＴＤに
よって決まる電流に比例するのでＥ／ＤＭＯ８ＬＳＩに
内蔵することにより、Ｅ／ＤＭＯ８ＬＳＩの超低消費電
力化及び低価格化に犬なる効果を上げることができる。
ョン形ＭＯ８ＦＥＴのスレッシュホールド電圧ＶＴＤに
よって決まる電流に比例するのでＥ／ＤＭＯ８ＬＳＩに
内蔵することにより、Ｅ／ＤＭＯ８ＬＳＩの超低消費電
力化及び低価格化に犬なる効果を上げることができる。
第１図は従来のクロック発振回路、第２図は従来のクロ
ック発振回路の発振波形、第３図は本発明の一実施例の
クロック発振回路、第４図はヒステリシス回路の入出力
特性、第５図は本発明の一実施例のクロック発振回路の
発振波形とクロック波形、第６図は波形整形回路の入出
力特性、第７図は本発明の他の一実施例を示す回路図で
ある。 図ニオイてＱ１〜Ｑ１８はエンノ）ンスメント形ＭＯ８
ＦＥＴ、Ｑ３．Ｑ７−Ｑ９．Ｑｌｌ、Ｑｌ３．Ｑｌ６゜
Ｑ１８は負荷ＭＯ８ＦＥＴ、 Ｑ）＋ −Ｑ２ 、Ｑ４
− Ｑ５ 、Ｑａ。 Ｑｓ ｚ Ｑｌｏ ｚ Ｑｌ２ ｓ Ｑｌ４ ｓ Ｑｌ
５ ＋ Ｑｌ７は駆動ＭＯ８ＦＥＴ、１は外部端子、Ｒ
はＱｌの負荷抵抗、Ｃはコンデンサー、■ＧＧは負の直
流電源、２はＱ１□のドレイン電極、８，４はヒステリ
シス回路、５．９はインバータ、６は発振端子、Ｉ、１
１は波形整形回路、Ｑｌｇ ｓ Ｑ２□、 Ｑ２３ 、
Ｑ２５はデプレッション形ＭＯ８ＦＥＴ１Ｑ２ｏ、Ｑ
２１．Ｑ２４・・・はエンハンスメント形ＭＯ８ＦＥＴ
、φはクロックである。
ック発振回路の発振波形、第３図は本発明の一実施例の
クロック発振回路、第４図はヒステリシス回路の入出力
特性、第５図は本発明の一実施例のクロック発振回路の
発振波形とクロック波形、第６図は波形整形回路の入出
力特性、第７図は本発明の他の一実施例を示す回路図で
ある。 図ニオイてＱ１〜Ｑ１８はエンノ）ンスメント形ＭＯ８
ＦＥＴ、Ｑ３．Ｑ７−Ｑ９．Ｑｌｌ、Ｑｌ３．Ｑｌ６゜
Ｑ１８は負荷ＭＯ８ＦＥＴ、 Ｑ）＋ −Ｑ２ 、Ｑ４
− Ｑ５ 、Ｑａ。 Ｑｓ ｚ Ｑｌｏ ｚ Ｑｌ２ ｓ Ｑｌ４ ｓ Ｑｌ
５ ＋ Ｑｌ７は駆動ＭＯ８ＦＥＴ、１は外部端子、Ｒ
はＱｌの負荷抵抗、Ｃはコンデンサー、■ＧＧは負の直
流電源、２はＱ１□のドレイン電極、８，４はヒステリ
シス回路、５．９はインバータ、６は発振端子、Ｉ、１
１は波形整形回路、Ｑｌｇ ｓ Ｑ２□、 Ｑ２３ 、
Ｑ２５はデプレッション形ＭＯ８ＦＥＴ１Ｑ２ｏ、Ｑ
２１．Ｑ２４・・・はエンハンスメント形ＭＯ８ＦＥＴ
、φはクロックである。
Claims (1)
- 【特許請求の範囲】 １ 人出力特性がヒステリシスを有するヒステリシス回
路と、該ヒステリシス回路の出力により制御されるスイ
ッチング手段と、該スイッチング手段の一端と第１の電
源との間に直列に配されゲートおよびソースが共通接続
されその閾値に対応した定電流を流しうる第１のデプレ
ッション形絶縁ゲート電界効果トランジスタと、該スイ
ッチング手段の他端と第２の電源との間に直列に配され
ゲートおよびソースが共通接続されその閾値に対応した
定電流を流しうる第２のデプレッション形絶縁ゲート電
界効果トランジスタと、一端が上記スイッチング手段の
出力端に接続した出力容量と、上記出力容量の一端のレ
ベルを該ヒステリシス回路の入力に伝達する回路接続と
を含み、上記出力容量の充電および放電の一方を上記第
１のデプレッション形トランジスタを流れる定電流によ
り行ない、上記充電および放電の他方を上記第２のデ゛
プレッション形トランジスタを流れる定電流により行な
うようにしたことを特徴とする発振回路。 ２ 人力信号の立上りにおける第１の電圧値以上で第１
の出力レベルを発生し、入力信号の立下りにおける第２
の電圧値以下で第２のレベルを発生する第１の手段と、
該第１の手段の出力によって互いに相補的に導通が制御
される第１および第２の絶縁ゲート型電界効果トランジ
スタの直列接続体と、この直列接続体の一端に直列に配
されたゲートおよびソースが共通接続されその閾値に対
応した定電流を供給しうるデプレッション形の第３の絶
縁ゲート電界効果トランジスタと、上記直列構成体の他
端に直列に配されたゲートとソースが共通接続されその
閾値に対応した定電流を供給しうるデプレッション形の
第４の絶縁ゲート形電界効果トランジスタと、上記第３
および第４のトランジスタを含む直列回路構成に電源を
供給する回路手段と、上記第１および第２のトランジス
タの接続点りレベルを上記第１の手段の入力に伝達する
回路手段と、上記接続点に接続された静電容量とを含む
ことを特徴とする発振回路。 ３ 人出力特性がヒステリシスを有するヒステリシス回
路と、該ヒステリシス回路の出力を人力とスルインバー
タ回路と、エンノ）ンスメント形絶縁ゲート電界効果ト
ランジスタとゲート及びソース電極が共通接続されたデ
プレッション形絶縁ゲート電界効果トランジスタとを直
列接続した第１及び第２の直列回路と、出力容量とを含
み、前記第１及び第２の直列回路を電源間にお（７）で
第１の接続点で直列に接続し、前記ヒステリシス回路の
出力を前記第１の直列回路の前記エンノ）ンスメント形
絶縁ゲート電界効果トランジスタＱ）ゲート電極に接続
し、前記インバータ回路の出力を前記第２の直列回路の
前記エンノ・ンスメン【形絶縁ゲート電界効果トランジ
スタのゲート電極に接続し、前記第１の接続点を前記ヒ
ステリシス回路の入力番こ接続し、更に前記第１の接続
点に前記出力容量の一端を接続したことを特徴とする発
振回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50012164A JPS5854528B2 (ja) | 1975-01-28 | 1975-01-28 | ハツシンカイロ |
| US05/651,697 US4023122A (en) | 1975-01-28 | 1976-01-23 | Signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50012164A JPS5854528B2 (ja) | 1975-01-28 | 1975-01-28 | ハツシンカイロ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214067A Division JPS57181229A (en) | 1981-12-25 | 1981-12-25 | Driving circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5186952A JPS5186952A (ja) | 1976-07-30 |
| JPS5854528B2 true JPS5854528B2 (ja) | 1983-12-05 |
Family
ID=11797791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50012164A Expired JPS5854528B2 (ja) | 1975-01-28 | 1975-01-28 | ハツシンカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854528B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121830A (ja) * | 1982-01-14 | 1983-07-20 | Matsushita Electric Ind Co Ltd | 出力駆動回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3702446A (en) * | 1971-09-07 | 1972-11-07 | Rca Corp | Voltage-controlled oscillator using complementary symmetry mosfet devices |
-
1975
- 1975-01-28 JP JP50012164A patent/JPS5854528B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5186952A (ja) | 1976-07-30 |
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