JPS5854664A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5854664A JPS5854664A JP56154352A JP15435281A JPS5854664A JP S5854664 A JPS5854664 A JP S5854664A JP 56154352 A JP56154352 A JP 56154352A JP 15435281 A JP15435281 A JP 15435281A JP S5854664 A JPS5854664 A JP S5854664A
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- JP
- Japan
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- terminal
- wiring
- transistor
- pace
- semiconductor device
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は不純物をドープした多結晶シリコン膜を用いた
配線構造を有する半導体装置に係り、特にそのパターン
構成に関するものである。
配線構造を有する半導体装置に係り、特にそのパターン
構成に関するものである。
従来、多結晶シリコンＩＩＦｔ用い次半導体装置は、こ
の多結晶シリコン膜中にドープする不純物の濃度を制御
する事により所望の抵抗を作成し九９、この多結晶シリ
コン中に、相反する不純物ｔＳ接させてドープする事に
よりダイオードを作成したりできる九め、高密度の集積
回路を製造するのに適していた。
の多結晶シリコン膜中にドープする不純物の濃度を制御
する事により所望の抵抗を作成し九９、この多結晶シリ
コン中に、相反する不純物ｔＳ接させてドープする事に
よりダイオードを作成したりできる九め、高密度の集積
回路を製造するのに適していた。
しかし表から、不純物をドープした多結晶シリコン膜を
用いた構造を配線として使用するには、従来め金属配線
に比べて層抵抗が約１００倍から数百倍も大きいため、
パターン設計において配線抵抗に対して十分な注意を払
わねば々らなかった。
用いた構造を配線として使用するには、従来め金属配線
に比べて層抵抗が約１００倍から数百倍も大きいため、
パターン設計において配線抵抗に対して十分な注意を払
わねば々らなかった。
特にエミッタ一端子を最低電位電極に接続し、ペース端
子とコレクタ一端子を短絡したトランジスターの、この
ベース端子とコレクタ一端子との短絡点を、隣接し九他
のトランジスターのペース端子に接続する回路のパター
ン構成において、大きな問題となる事が明らかになった
。
子とコレクタ一端子を短絡したトランジスターの、この
ベース端子とコレクタ一端子との短絡点を、隣接し九他
のトランジスターのペース端子に接続する回路のパター
ン構成において、大きな問題となる事が明らかになった
。
第１図は前述の回路のパターン構成の１例を示したもの
である。隣接して配置されたトランジスターＴｌ、Ｔ２
は同−盤状でＴｏす、トランジスターＴｌ、Ｔ２のエミ
ッタ一端子ｅ１．ｅｔａ最低電位電極配線Ｌ３に接続さ
れている。さらに、トランジスターＴ１のベース端子ｂ
１とコレクタ一端子Ｃ１を短絡させた配線Ｌ１は、トラ
ンジスターＴｌのコレクタ一端子Ｃ１と、隣接して配置
されたトランジスターＴ２のベース端子ｂ＝とを接続し
ており、トランジスターＴ２のコレクタ一端子Ｃ２は配
線Ｌ２により接続されている。第２図は、第１図に示し
たパターン構成図の等価回路を示したものであり、各々
の記号１番号は第１図の記号１番号に対応している。又
、第２図には各部の配線抵抗ｒｔ、ｒｚ、ｒａが記しで
ある。今、ｆから最低電位に流れる電流ｔ１１．ｅｚか
ら最低電位に流れる電流＝ｋＩ２とすると、 ＩＩ、
Ｉ２は各々、 Ｉ １＝Ｉ ＩＢＸｅ ｘｐ（Ｖｙ （Ｉ １ ）／Ｖ
ｖ ）＝−”−・■ｌ２＝Ｉ、Ｘｅｘｐ（Ｖｙ（Ｉ ２
）／ＶＴ ）・・・・・・・・・・・・・・・■ここ
でｌ５ｔｉｆｊｉＱ−盤状のトランジスターＴＩ。
である。隣接して配置されたトランジスターＴｌ、Ｔ２
は同−盤状でＴｏす、トランジスターＴｌ、Ｔ２のエミ
ッタ一端子ｅ１．ｅｔａ最低電位電極配線Ｌ３に接続さ
れている。さらに、トランジスターＴ１のベース端子ｂ
１とコレクタ一端子Ｃ１を短絡させた配線Ｌ１は、トラ
ンジスターＴｌのコレクタ一端子Ｃ１と、隣接して配置
されたトランジスターＴ２のベース端子ｂ＝とを接続し
ており、トランジスターＴ２のコレクタ一端子Ｃ２は配
線Ｌ２により接続されている。第２図は、第１図に示し
たパターン構成図の等価回路を示したものであり、各々
の記号１番号は第１図の記号１番号に対応している。又
、第２図には各部の配線抵抗ｒｔ、ｒｚ、ｒａが記しで
ある。今、ｆから最低電位に流れる電流ｔ１１．ｅｚか
ら最低電位に流れる電流＝ｋＩ２とすると、 ＩＩ、
Ｉ２は各々、 Ｉ １＝Ｉ ＩＢＸｅ ｘｐ（Ｖｙ （Ｉ １ ）／Ｖ
ｖ ）＝−”−・■ｌ２＝Ｉ、Ｘｅｘｐ（Ｖｙ（Ｉ ２
）／ＶＴ ）・・・・・・・・・・・・・・・■ここ
でｌ５ｔｉｆｊｉＱ−盤状のトランジスターＴＩ。
Ｔ、：ｌ）飽ｅ電ｍ、Ｖｙ（Ｉｔ）、Ｍｙ（Ｉ２）Ｂｓ
）ランシスターに流れるエイツター電流１１．Ｉ雪に
おするペース・工さツタ−電圧、ｖ！は熱電位で対り、
常温において約２６ｍＶである。
）ランシスターに流れるエイツター電流１１．Ｉ雪に
おするペース・工さツタ−電圧、ｖ！は熱電位で対り、
常温において約２６ｍＶである。
従来、金属配線（例えばアルミニウム）は層抵抗が約０
．０３ΩＡ丈小さいため配線抵抗ｒｘ、ｒｚ。
．０３ΩＡ丈小さいため配線抵抗ｒｘ、ｒｚ。
ｒｓは＃を埋０Ωであり、従ってＶｙ＝（Ｉ １ ）＝
Ｖｙ（Ｉｔ）とな９■、０式より１１＝Ｉ２が成立して
本来の回路機能を得ることができたが、不純物をドープ
した多結晶シリコン膜を用いた配線構造は層抵抗が数Ω
１０から十数Ω／口と金属配線の約１００倍から数百倍
の大きさになり、配線抵抗が無視し得なくなり、Ｉｓと
Ｉ２間に大きな差を生じて本来の回路機能を得ることが
できなくなってしまう。例えば、不純物をドープし几多
結晶シリコン膜上に白金（Ｐｉ）ｔ−蒸着した配線構造
は層抵抗が５０／口有り、又第１図のパターン構成図よ
り配線抵抗ｒｌ。
Ｖｙ（Ｉｔ）とな９■、０式より１１＝Ｉ２が成立して
本来の回路機能を得ることができたが、不純物をドープ
した多結晶シリコン膜を用いた配線構造は層抵抗が数Ω
１０から十数Ω／口と金属配線の約１００倍から数百倍
の大きさになり、配線抵抗が無視し得なくなり、Ｉｓと
Ｉ２間に大きな差を生じて本来の回路機能を得ることが
できなくなってしまう。例えば、不純物をドープし几多
結晶シリコン膜上に白金（Ｐｉ）ｔ−蒸着した配線構造
は層抵抗が５０／口有り、又第１図のパターン構成図よ
り配線抵抗ｒｌ。
ｒ’４．ｒｓに対応する配線塁状は、長さ／巾が各々１
５μ１５μ、１７μ７５μ％１５μ１５μとおくと、各
々ｒ１は１５０％ ｒｚは１７Ω、ｒｓは１５Ωとなる
。ここで１１＝１ｍＡが流れた時の１３値を求めてみる
ト、トランジスターの順方向電流利得βｔ−１００とす
ると、 Ｖｙ（Ｉｌ）＋ｌ１ｘｒｌ／（β＋１）＝Ｖｙ（Ｉｓ）
＋Ｉｇｘｒ３／（β＋１ ）＋ （Ｉ 亮ｘ（１−１／
（β＋１））◆Ｉ２／（β＋１））ｘｒ２
・・・・・・・・・・・・・・・■より Ｖｙ（工２）キＶｙ（Ｉ １ ）−Ｉ １ｘｒ ２
・・・・・・・・・・・・・・・■と近似され従って■
、■、■式よりｌ２＝０．５２ｍＡとなり、本来１１＝
Ｉ２中１ｍＡとして回路動作し表ければならない回路機
能がｓ 工ｔ＝ｌｒｎＡに対してＩ ！＝０．５２ｍＡ
と約手分の電流値となってしまう。
５μ１５μ、１７μ７５μ％１５μ１５μとおくと、各
々ｒ１は１５０％ ｒｚは１７Ω、ｒｓは１５Ωとなる
。ここで１１＝１ｍＡが流れた時の１３値を求めてみる
ト、トランジスターの順方向電流利得βｔ−１００とす
ると、 Ｖｙ（Ｉｌ）＋ｌ１ｘｒｌ／（β＋１）＝Ｖｙ（Ｉｓ）
＋Ｉｇｘｒ３／（β＋１ ）＋ （Ｉ 亮ｘ（１−１／
（β＋１））◆Ｉ２／（β＋１））ｘｒ２
・・・・・・・・・・・・・・・■より Ｖｙ（工２）キＶｙ（Ｉ １ ）−Ｉ １ｘｒ ２
・・・・・・・・・・・・・・・■と近似され従って■
、■、■式よりｌ２＝０．５２ｍＡとなり、本来１１＝
Ｉ２中１ｍＡとして回路動作し表ければならない回路機
能がｓ 工ｔ＝ｌｒｎＡに対してＩ ！＝０．５２ｍＡ
と約手分の電流値となってしまう。
本発明の目的は、トランジスター間の電流値のバランス
ｔ−要求する回路において、この回路を形成する配線構
造がいかなる層抵抗を有していようとも、精度良く電流
値のバランスを実現することの÷きるパターン構成を有
する半導体装置を提供することに有る。
ｔ−要求する回路において、この回路を形成する配線構
造がいかなる層抵抗を有していようとも、精度良く電流
値のバランスを実現することの÷きるパターン構成を有
する半導体装置を提供することに有る。
本発明の特徴は、エミッタ一端子を最低電位電極に接続
し、ペース端子とコレクタ一端子を短絡したトランジス
ターのペース端子トコレフタ一端子との短絡点を、隣接
した第２トランジスターのペース端子に接続する回路の
パターン構成において、第１トランジスターのコレクタ
一端子へ接続される配線とペース端子へ接続される配線
の交叉点から第２トランジスターのペース端子へ配置１
１が接続されて−る半導体装置にある。そして、このよ
う表回路パターン構成において、第１トランジスターの
コレクタ一端子へ接続される配線と、ペース端子へ接続
される配線の交叉点から、第１トランジスターのペース
端子へ接続される配線上の任意の点から、第２トランジ
スターのペース端子への配線が接続されている事が好ま
しい、さらに、−配線構造が不純物金ドープした多結晶
シリコン膜を用いて形成されている事、この不純物をド
ープした多結晶シリコン膜上に金員膜を有する事、及び
この不純物をドープした多結晶シリプン膜上に導電性の
ケイ素化合物を有する事も好ましい構成である。
し、ペース端子とコレクタ一端子を短絡したトランジス
ターのペース端子トコレフタ一端子との短絡点を、隣接
した第２トランジスターのペース端子に接続する回路の
パターン構成において、第１トランジスターのコレクタ
一端子へ接続される配線とペース端子へ接続される配線
の交叉点から第２トランジスターのペース端子へ配置１
１が接続されて−る半導体装置にある。そして、このよ
う表回路パターン構成において、第１トランジスターの
コレクタ一端子へ接続される配線と、ペース端子へ接続
される配線の交叉点から、第１トランジスターのペース
端子へ接続される配線上の任意の点から、第２トランジ
スターのペース端子への配線が接続されている事が好ま
しい、さらに、−配線構造が不純物金ドープした多結晶
シリコン膜を用いて形成されている事、この不純物をド
ープした多結晶シリコン膜上に金員膜を有する事、及び
この不純物をドープした多結晶シリプン膜上に導電性の
ケイ素化合物を有する事も好ましい構成である。
以下、この発明の実施例を図面を用いて詳細に第３図は
前述のような回路を、本発明を用いてパターン構成した
第１の実施例である０図においてｔ隣接して配置された
トランジスターＴＩ、 Ｔ２は同一型状であす、トラン
ジスター’ｒｌ、 Ｔ２ ＋２）：ｃｔｖタ一端子ｅ１
．ｅ２は最低電位電極配ＩＩＬ１３に接続されてｈる。
前述のような回路を、本発明を用いてパターン構成した
第１の実施例である０図においてｔ隣接して配置された
トランジスターＴＩ、 Ｔ２は同一型状であす、トラン
ジスター’ｒｌ、 Ｔ２ ＋２）：ｃｔｖタ一端子ｅ１
．ｅ２は最低電位電極配ＩＩＬ１３に接続されてｈる。
さらに、トランジスターＴｌのコレクタ一端子ＣＩへ接
続される配線Ｌ１４と、ペースｂｌへ接続される配線Ｌ
１５との交叉点から、該第２トランジスターのペース端
子ｂ＊へ配線Ｌ１６が接続されている。又、第４図は第
３図に示したパターン構成の等価回路図であり、各々の
記号１番号はｉ３図の記号０番号に対応している。なお
、第４図には、第３図に記した配線Ｌ１４゜Ｌｉ２．Ｌ
ｉ２ Ｋ対応する配線抵抗ｒ１４． ｒｌｇｌ、ｒｌ
ｇが各々記しである。この実施例において、前述の具体
例と同様にＩｉ＝ｔｍＡ、 又、スランジスタ−の順方
向電流利得βを１００とすると、Ｖ、（Ｉｆ）＋ＩＩＸ
ｒ１４／（／＋１）：Ｖｙ（Ｉ２）＋ｌ１ｔｘｒｘ＊／
（β＋１） ・山川・印・・・ｍｍ・ ■よ
ｌ：）Ｖｙ（ＩＩ）＝Ｖｙ（Ｉ２）と近似され、従って
■。
続される配線Ｌ１４と、ペースｂｌへ接続される配線Ｌ
１５との交叉点から、該第２トランジスターのペース端
子ｂ＊へ配線Ｌ１６が接続されている。又、第４図は第
３図に示したパターン構成の等価回路図であり、各々の
記号１番号はｉ３図の記号０番号に対応している。なお
、第４図には、第３図に記した配線Ｌ１４゜Ｌｉ２．Ｌ
ｉ２ Ｋ対応する配線抵抗ｒ１４． ｒｌｇｌ、ｒｌ
ｇが各々記しである。この実施例において、前述の具体
例と同様にＩｉ＝ｔｍＡ、 又、スランジスタ−の順方
向電流利得βを１００とすると、Ｖ、（Ｉｆ）＋ＩＩＸ
ｒ１４／（／＋１）：Ｖｙ（Ｉ２）＋ｌ１ｔｘｒｘ＊／
（β＋１） ・山川・印・・・ｍｍ・ ■よ
ｌ：）Ｖｙ（ＩＩ）＝Ｖｙ（Ｉ２）と近似され、従って
■。
■式より１１＝Ｉｓ＝ｘｍムとして回路動作するため、
配線抵抗によらず所望の回路機＃＠ヲ有する半導体装置
管構成できる。
配線抵抗によらず所望の回路機＃＠ヲ有する半導体装置
管構成できる。
第５図は、前述のような回路管、本発明を用いてパター
ン構成した第２の実施例である０図において、隣接して
配置されたトランジスターＴＩ、′ｒ２は同一型状であ
り、トランジスターＴＩ、Ｔ２のエミッタ一端子６１．
ｅｌ！は最低電位電極配＠ Ｌ２３に接続されている。
ン構成した第２の実施例である０図において、隣接して
配置されたトランジスターＴＩ、′ｒ２は同一型状であ
り、トランジスターＴＩ、Ｔ２のエミッタ一端子６１．
ｅｌ！は最低電位電極配＠ Ｌ２３に接続されている。
さらに、トランジスターＴ１のコレクタ一端子Ｃ１へ接
続される配線Ｌ２４と、ペース端子ｂ１へ接続される配
線Ｌ２５との交叉点力ら、該第１トランジスターのペー
ス端子ｂ１へ接続される配線Ｌ２５の任意の点から第２
トランジスターのペース端子Ｍへ配Ｍ Ｌ２６が接続さ
れている。なお、第６図は第５図に示したパターン構成
の等価回路図であり、各々の記号１番号は第５図の記号
１番号と一致している。第６図には、第５図に記した配
線Ｌ２４． Ｌ２５． Ｌ２６に対応する配線抵抗ｒ２
４． ｒ２！ｉ、 ｒｍ・、ｒｓマが各々記しである。
続される配線Ｌ２４と、ペース端子ｂ１へ接続される配
線Ｌ２５との交叉点力ら、該第１トランジスターのペー
ス端子ｂ１へ接続される配線Ｌ２５の任意の点から第２
トランジスターのペース端子Ｍへ配Ｍ Ｌ２６が接続さ
れている。なお、第６図は第５図に示したパターン構成
の等価回路図であり、各々の記号１番号は第５図の記号
１番号と一致している。第６図には、第５図に記した配
線Ｌ２４． Ｌ２５． Ｌ２６に対応する配線抵抗ｒ２
４． ｒ２！ｉ、 ｒｍ・、ｒｓマが各々記しである。
ここで配線Ｌ２５の配線抵抗はｒ２！Ｉ＋ｒ２？値であ
る。前述の具体例と同様にＩ １＝１ｍＡ％又トランジ
スターの順方向電流利得βを１００とすると、 ＶＦ（ＩＩ）＋ｒ２？Ｘ１１／（β＋１）＝Ｖｙ（Ｉり
＋ｒ雪＠ｘＩｚ／（β＋１） ・・
・・・・・・・・・・・・・ ■ヨリ、Ｖｙ （Ｉ １
）＋ｖ、 （Ｉ ２ ） と近似され、従って■、
■式よｌ）１１＝７１＝１ｍＡ として回路動作するた
め、配線抵抗によらず所望の回路機能を有する半導体装
置を構成できる。
る。前述の具体例と同様にＩ １＝１ｍＡ％又トランジ
スターの順方向電流利得βを１００とすると、 ＶＦ（ＩＩ）＋ｒ２？Ｘ１１／（β＋１）＝Ｖｙ（Ｉり
＋ｒ雪＠ｘＩｚ／（β＋１） ・・
・・・・・・・・・・・・・ ■ヨリ、Ｖｙ （Ｉ １
）＋ｖ、 （Ｉ ２ ） と近似され、従って■、
■式よｌ）１１＝７１＝１ｍＡ として回路動作するた
め、配線抵抗によらず所望の回路機能を有する半導体装
置を構成できる。
以上、本発明の実施例をのべてきたが、配線構成が一１
目に多結晶シリコンを用いた多層配線の場合ヤ多層構造
の任意の層においても本願発明が有効であることは当然
である。
目に多結晶シリコンを用いた多層配線の場合ヤ多層構造
の任意の層においても本願発明が有効であることは当然
である。
本発明によれば、多結晶シリコンを吊込た配線構造をど
のような回路の結線にも利用できる九め、さらに高性能
で高密度の集積回路装置が可能となり、又十分満足すべ
き回路機能が得られるため歩留りの向上も期待でき今後
大規模に集積化され、歩留り良く製作されねばならぬ半
導体装置に向けて大きな効果を期待できることは明らか
である。
のような回路の結線にも利用できる九め、さらに高性能
で高密度の集積回路装置が可能となり、又十分満足すべ
き回路機能が得られるため歩留りの向上も期待でき今後
大規模に集積化され、歩留り良く製作されねばならぬ半
導体装置に向けて大きな効果を期待できることは明らか
である。
第１図Ｆｉ誤動作を起す従来の半導体装置の配線パター
ン例、第３図及び第５図は本発明実施例の半導体装置の
配線パターン構成図である。又、第２図、第４図、第６
図は各々第１図、第３図、ｒｓ５図の特価回路図を表わ
したものであり、各々の回路図及びパターン構成図に紀
されたトランジスターＴＩ、Ｔ２ｔ；ｉ同−型状であり
、又電流ＩＩ。 Ｉ２ｕ各々のトランジスターＴＩ、Ｔ２の工ｔｙタ一端
子から流れる電流値として定義しである。 なお図において、ＣＩ、ｅｌ、ｂｔ・・・・・・各々ト
ランジスターＴ１のコレクタ一端子、エミッタ一端子、
ベースＩＩ子％ ＣＬ ｅ２１ ｂト・・・・・各々ト
ランジスター７２のコレクタ一端子、二電、タ一端子、
ペース端子、Ｌｌ、 Ｌｌｌ、 Ｌ２１・・・・・・ト
ランジスターＴ１のコレクタ一端子、ペース端子とトラ
ンジスターＴ２のペース端子へ接続される配線の総称、
Ｌ２゜Ｌ１２． Ｌ２２・・・・・・トランジスターＴ
２のコレクタ一端子に接続される配線、Ｌ３．Ｌｌ３．
Ｌ２３・・・・・・トランジスターＴ１の工電、タ一端
子と、トランジスターＴ２の工（ｙタ一端子に接続され
る最低電位電極配線、Ｌｌ４． Ｌｊ ５． Ｌｌ６−
・・・−・配線Ｌ１１に＆いて、各々トランジスターＴ
１のコレクタ一端子Ｃｔ、ベース端子ｂ１．及びトラン
ジスターＴ２のベース端子ｂｌＫ接続される配線、Ｌ２
４．Ｔ、２５゜Ｌ２６・・・・・・配線Ｌ２１において
、各々トランジスターＴＩのコレクタ一端子ＣＩ、ペー
ス端子ｂ１．及びトランジスターＴ２のペース端子ｂ２
に接続される配線、ｒｔ、ｒｘ、ｒｓ、ｒｓ４．ｒｔｓ
、ｒｘ・、 ｆ！４゜ｒｇｓ、 ｒｓｓ、 ｒｔ、ｔ
・・・・・・配線抵抗、である。 ＬＩ Ｌ２ Ｌ１’Ｌ２ Ｌｊ 第２図 第３図 Ｌｌｌ Ｌｌｌ 第４図 第５図 １；２ｆＬ２２ 第６図
ン例、第３図及び第５図は本発明実施例の半導体装置の
配線パターン構成図である。又、第２図、第４図、第６
図は各々第１図、第３図、ｒｓ５図の特価回路図を表わ
したものであり、各々の回路図及びパターン構成図に紀
されたトランジスターＴＩ、Ｔ２ｔ；ｉ同−型状であり
、又電流ＩＩ。 Ｉ２ｕ各々のトランジスターＴＩ、Ｔ２の工ｔｙタ一端
子から流れる電流値として定義しである。 なお図において、ＣＩ、ｅｌ、ｂｔ・・・・・・各々ト
ランジスターＴ１のコレクタ一端子、エミッタ一端子、
ベースＩＩ子％ ＣＬ ｅ２１ ｂト・・・・・各々ト
ランジスター７２のコレクタ一端子、二電、タ一端子、
ペース端子、Ｌｌ、 Ｌｌｌ、 Ｌ２１・・・・・・ト
ランジスターＴ１のコレクタ一端子、ペース端子とトラ
ンジスターＴ２のペース端子へ接続される配線の総称、
Ｌ２゜Ｌ１２． Ｌ２２・・・・・・トランジスターＴ
２のコレクタ一端子に接続される配線、Ｌ３．Ｌｌ３．
Ｌ２３・・・・・・トランジスターＴ１の工電、タ一端
子と、トランジスターＴ２の工（ｙタ一端子に接続され
る最低電位電極配線、Ｌｌ４． Ｌｊ ５． Ｌｌ６−
・・・−・配線Ｌ１１に＆いて、各々トランジスターＴ
１のコレクタ一端子Ｃｔ、ベース端子ｂ１．及びトラン
ジスターＴ２のベース端子ｂｌＫ接続される配線、Ｌ２
４．Ｔ、２５゜Ｌ２６・・・・・・配線Ｌ２１において
、各々トランジスターＴＩのコレクタ一端子ＣＩ、ペー
ス端子ｂ１．及びトランジスターＴ２のペース端子ｂ２
に接続される配線、ｒｔ、ｒｘ、ｒｓ、ｒｓ４．ｒｔｓ
、ｒｘ・、 ｆ！４゜ｒｇｓ、 ｒｓｓ、 ｒｔ、ｔ
・・・・・・配線抵抗、である。 ＬＩ Ｌ２ Ｌ１’Ｌ２ Ｌｊ 第２図 第３図 Ｌｌｌ Ｌｌｌ 第４図 第５図 １；２ｆＬ２２ 第６図
Claims (5)
- （１） エセッタ一端子を最低電位電極に接続し、ペ
ース端子とコレクタ一端子とを短絡した第１トランジス
ターの、誼ペース端子とコレクタ一端子との嫂絡点を、
該第１トランジスタに隣接し九篤２トランジスターのペ
ース端子に接続する回路のパターン構成において、誼第
１トランジスターのコレクタ一端子へ接続される配線と
ペース端子へ接続される配線との交叉点から、皺菖２ト
ランジスターのペース端子への配線が接続されている事
を特徴とする半導体装置。 - （２）前記回路のパターン構成におりて、峡菖ｌト、ラ
ンシスターのコレクタ一端子へ接続される配線とペース
端子へ接続される配線との交叉点から該第１トランジス
ターのペース端子へ接続される配線上の任意の点から、
該第２トランジスターのペース端子への配線が接続され
ている事を特徴とする特許請求の範囲第（１）項記載の
半導体装置。 - （３） 配線構造が不純物をドープした多結晶シリコ
ン膜をｍ−で形成されている事を特徴とする特許請求の
範囲第（１）項または第（２）項記載の半導体装置。 - （４）不純物をドープした多結晶シリコン膜上に金属膜
を有する事を特徴とする特許請求の範囲第（３）項記載
の半導体装置。 - （５）不純物をドープした多結晶シリコン膜上に導電性
のケイ素化合物を有する事會特徴とする特許請求の範囲
第（３）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154352A JPS5854664A (ja) | 1981-09-29 | 1981-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154352A JPS5854664A (ja) | 1981-09-29 | 1981-09-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5854664A true JPS5854664A (ja) | 1983-03-31 |
Family
ID=15582279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154352A Pending JPS5854664A (ja) | 1981-09-29 | 1981-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141211U (ja) * | 1984-02-29 | 1985-09-19 | 株式会社新潟鐵工所 | 反応射出成形機の原液計量装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979486A (ja) * | 1972-12-06 | 1974-07-31 |
-
1981
- 1981-09-29 JP JP56154352A patent/JPS5854664A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979486A (ja) * | 1972-12-06 | 1974-07-31 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141211U (ja) * | 1984-02-29 | 1985-09-19 | 株式会社新潟鐵工所 | 反応射出成形機の原液計量装置 |
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