JPS585528B2 - トランジスタの並列接続回路 - Google Patents
トランジスタの並列接続回路Info
- Publication number
- JPS585528B2 JPS585528B2 JP6965078A JP6965078A JPS585528B2 JP S585528 B2 JPS585528 B2 JP S585528B2 JP 6965078 A JP6965078 A JP 6965078A JP 6965078 A JP6965078 A JP 6965078A JP S585528 B2 JPS585528 B2 JP S585528B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- transistor
- current
- time
- parallel connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/12—Modifications for increasing the maximum permissible switched current
Landscapes
- Electronic Switches (AREA)
- Power Conversion In General (AREA)
Description
【発明の詳細な説明】
本発明は、互いに並列接続された複数個のトランジスタ
を備えたトランジスタ回路に関する。
を備えたトランジスタ回路に関する。
チョツパやインバータなどの静止形電力変換装置におい
て個々の変換弁としてトランジスタを使用する場合、個
々の変換弁を互いに並列接続された複数個のトランジス
タで構成することによって装置の電流容量を増大するこ
とができる。
て個々の変換弁としてトランジスタを使用する場合、個
々の変換弁を互いに並列接続された複数個のトランジス
タで構成することによって装置の電流容量を増大するこ
とができる。
この場合、同じ並列個数において全体の電流容量をでき
るだけ大きくするためには、トランジスタに均等に電流
を分担させなければならない。
るだけ大きくするためには、トランジスタに均等に電流
を分担させなければならない。
すべてのトランジスタが完全に飽和状態にあるときの電
流分担に関しては、同一規格のトランジスタならば多少
の特性がばらついていても、問題になるほどの電流分担
のアンバランスは一般に生じない。
流分担に関しては、同一規格のトランジスタならば多少
の特性がばらついていても、問題になるほどの電流分担
のアンバランスは一般に生じない。
また、トランジスタがオンへ移行する際には、回路イン
ダクタンスのために全体の電流が急激に大きな値に上昇
し得ないのでトランジスタを短時間過制御するなどして
オン時間の短縮をはかりさえすれば、特定のトランジス
タに過大な電流が集中することはない。
ダクタンスのために全体の電流が急激に大きな値に上昇
し得ないのでトランジスタを短時間過制御するなどして
オン時間の短縮をはかりさえすれば、特定のトランジス
タに過大な電流が集中することはない。
ところが、大きな負荷電流を流している状態でトランジ
スタをオフさせるときには、この大きな負荷電流は回路
インダクタンスのために急には減少しないため、オフ時
間の長いトランジスタに電流が集中する。
スタをオフさせるときには、この大きな負荷電流は回路
インダクタンスのために急には減少しないため、オフ時
間の長いトランジスタに電流が集中する。
一般に同じ規格のトランジスタであってもオフ時間特性
にはかなりのばらつきがあり、このために従来では個々
のトランジスタの能力を十分に発揮させることができず
、装置全体の電流容量を増大するという目的が十分に果
たせなかった。
にはかなりのばらつきがあり、このために従来では個々
のトランジスタの能力を十分に発揮させることができず
、装置全体の電流容量を増大するという目的が十分に果
たせなかった。
本発明の目的は、個々のトランジスタのオフ時間特性の
ばらつきを簡単な手段で補償して特定のトランジスタに
過大な電流が集中するのを避けることにある。
ばらつきを簡単な手段で補償して特定のトランジスタに
過大な電流が集中するのを避けることにある。
この目的は、本発明によれば、複数個の並列接続された
トランジスタのそれぞれのエミツタ側に抵抗を直列に挿
入接続すると共にベースを一括接続し、かつ各トランジ
スタのベース・エミツタ間にそれぞれコンデンサを接続
することによって達成される。
トランジスタのそれぞれのエミツタ側に抵抗を直列に挿
入接続すると共にベースを一括接続し、かつ各トランジ
スタのベース・エミツタ間にそれぞれコンデンサを接続
することによって達成される。
図は本発明の実施例を示す電気回路図である。
ｎ個のトランジスタＴ１〜Ｔｎのそれぞれのエミツタに
抵抗Ｒ１〜Ｒｎを接続したものを互いに並列に接続し、
かつベース・エミツタ間にコンデンサＣ１〜Ｃｎを個々
に接続する。
抵抗Ｒ１〜Ｒｎを接続したものを互いに並列に接続し、
かつベース・エミツタ間にコンデンサＣ１〜Ｃｎを個々
に接続する。
トランジスタＴ１〜Ｔｎを駆動するために１つの補助ト
ランジスタＴＢを共通として共にダーリントン接続する
。
ランジスタＴＢを共通として共にダーリントン接続する
。
ここで、説明の簡単化のために２つのトランジスタＴ１
，Ｔ２が並列接続されているものとする。
，Ｔ２が並列接続されているものとする。
今、補助トランジスタＴＢが図示されていないベースド
ライブ回路によって導通させられていて、両トランジス
タＴ１，Ｔ２は飽和状態にあって、負荷電流ＩＬのうち
それぞれ部分電流Ｉ１，■２を分担して流しているもの
とする（■１ ＩＬ／２ ■２）。
ライブ回路によって導通させられていて、両トランジス
タＴ１，Ｔ２は飽和状態にあって、負荷電流ＩＬのうち
それぞれ部分電流Ｉ１，■２を分担して流しているもの
とする（■１ ＩＬ／２ ■２）。
このような状態において、補助トランジスタＴＢがペー
ス電流を断たれてオフしたとすると、オフ時間の短い方
のトランジスタ、例えばＴ１の電流は■１から減少して
ゆく。
ス電流を断たれてオフしたとすると、オフ時間の短い方
のトランジスタ、例えばＴ１の電流は■１から減少して
ゆく。
これに対してオフ時間の長い方のトランジスタＴ２の電
流は■２から増加してゆくつまり、全電流■Ｌは急には
減少しないため、トランジスタＴ１の電流が減少した分
だけトランジスタＴ２の電流が増加する。
流は■２から増加してゆくつまり、全電流■Ｌは急には
減少しないため、トランジスタＴ１の電流が減少した分
だけトランジスタＴ２の電流が増加する。
各トランジスタＴ１，Ｔ２のエミツタ側に挿入された抵
抗Ｒ１，Ｒ２にはそれぞれの電流に比例した電圧降下が
生じるため、両者のエミツタ電位に差が生じる。
抗Ｒ１，Ｒ２にはそれぞれの電流に比例した電圧降下が
生じるため、両者のエミツタ電位に差が生じる。
つまり、トランジスタＴ２のエミツタ電位がトランジス
タＴ１のエミツタ電位より高くなる。
タＴ１のエミツタ電位より高くなる。
この電位差によってコンデンサＣ２および共通ベースラ
インを介してトランジスタＴ１にベース電流が供給され
る。
インを介してトランジスタＴ１にベース電流が供給され
る。
これによってトランジスタＴ２のオフ時間が結果的に長
びかされ、トランジスタＴ２の電流の増加が抑制される
。
びかされ、トランジスタＴ２の電流の増加が抑制される
。
各トランジスタのエミツタ側の抵抗はオフ時間のばらつ
きを補償するための電圧（すなわち上記電位差）を生じ
させるのに役立ち、各トラランジスタのベース・エミツ
タ間に接続されたコンデンサはその補償電圧によって先
にオフする方のトランジスタにベース電流を供給するた
めの回路を形成するのに役立つ。
きを補償するための電圧（すなわち上記電位差）を生じ
させるのに役立ち、各トラランジスタのベース・エミツ
タ間に接続されたコンデンサはその補償電圧によって先
にオフする方のトランジスタにベース電流を供給するた
めの回路を形成するのに役立つ。
このようにして、本発明によれば、個々のトランジスタ
の単独の状態でのオフ時間のうち最も長いオフ時間もし
くはそれ以上のオフ時間に揃えて、電流アンバランスを
抑制しながら全体のトランジスタをオフさせることがで
きる。
の単独の状態でのオフ時間のうち最も長いオフ時間もし
くはそれ以上のオフ時間に揃えて、電流アンバランスを
抑制しながら全体のトランジスタをオフさせることがで
きる。
例えばオフ時間にてμｓｅｃの差のある２つのトランジ
スタに関して、それぞれが約５ＯＡの電流を流している
状態からオフさせた場合、Ｒ１＝Ｒ２＝１０ｍΩ，Ｃ１
＝Ｃ２＝０．１μＦの条件下でオフ時間の長い方のトラ
ンジスタの過渡的な電流増大分は１％（すなわち５０Ａ
×０．０１＝０．５Ａ）にすぎずコンデンサＣ１，Ｃ２
を除いた場合に比べて１／１０以下であることが実験的
に確かめられた。
スタに関して、それぞれが約５ＯＡの電流を流している
状態からオフさせた場合、Ｒ１＝Ｒ２＝１０ｍΩ，Ｃ１
＝Ｃ２＝０．１μＦの条件下でオフ時間の長い方のトラ
ンジスタの過渡的な電流増大分は１％（すなわち５０Ａ
×０．０１＝０．５Ａ）にすぎずコンデンサＣ１，Ｃ２
を除いた場合に比べて１／１０以下であることが実験的
に確かめられた。
図は本発明の実施例を示すトランジスタを並列に接続し
たものの電気回路図である。 Ｔ１〜Ｔｎ：トランジスタ、Ｃ１〜Ｃｎ：コンデンサ、
Ｒ１〜Ｒｎ：抵抗、ＴＢ：補助トランジスタ。
たものの電気回路図である。 Ｔ１〜Ｔｎ：トランジスタ、Ｃ１〜Ｃｎ：コンデンサ、
Ｒ１〜Ｒｎ：抵抗、ＴＢ：補助トランジスタ。
Claims (1)
- １ 複数個の並列接続されたトランジスタのそれぞれの
エミツタ側に抵抗を直列に挿入接続すると共にベースを
一括接続し、かつ各トランジスタのベース・エミツタ間
にそれぞれコンデンサを接続したことを特徴とするトラ
ンジスタの並列接続回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6965078A JPS585528B2 (ja) | 1978-06-09 | 1978-06-09 | トランジスタの並列接続回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6965078A JPS585528B2 (ja) | 1978-06-09 | 1978-06-09 | トランジスタの並列接続回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54160159A JPS54160159A (en) | 1979-12-18 |
| JPS585528B2 true JPS585528B2 (ja) | 1983-01-31 |
Family
ID=13408918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6965078A Expired JPS585528B2 (ja) | 1978-06-09 | 1978-06-09 | トランジスタの並列接続回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585528B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4356408A (en) * | 1980-08-01 | 1982-10-26 | Sundstrand Corporation | Drive circuit for parallel non-matched semiconductors |
-
1978
- 1978-06-09 JP JP6965078A patent/JPS585528B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54160159A (en) | 1979-12-18 |
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