JPS6237849B2 - - Google Patents
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- JPS6237849B2 JPS6237849B2 JP54004952A JP495279A JPS6237849B2 JP S6237849 B2 JPS6237849 B2 JP S6237849B2 JP 54004952 A JP54004952 A JP 54004952A JP 495279 A JP495279 A JP 495279A JP S6237849 B2 JPS6237849 B2 JP S6237849B2
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Description
本発明は制御信号に応答して複数個の入力デー
タの中から１つのデータを選択するデータ選択回
路に関する。 複数個の入力データを選択する従来の論理集積
回路は、データ切換回路が多段になるため、信号
の伝幡遅延時間が遅いことや、回路を構成するト
ランジスタの数が多いなどの欠点を有する。例え
ば、第１図に示すデータ選択回路は、２入力デコ
ーダ回路の制御信号に応答して４入力データ１，
２，３および４のうち１入力データを選択するこ
とのできるデータ切換回路２９を第１図のように
５回路接続してなる16入力データ選択回路であ
る。第１のデコーダ回路３３と第２のデコーダ回
路３４とは、同じ回路構成を有しており、詳細な
回路は第３図に示す。第１のデコーダ回路３３の
４出力線２１，２２，２３および２４の制御信号
が入力されるデータ切換回路２９のトランジスタ
３６，３７，３８および３９の中で、１つの高レ
ベルが入力されるトランジスタがオン状態にな
り、１つのデータが選択される。他のデータ切換
回路３０，３１および３２も同様の回路動作を行
い、また、第２のデコーダ回路３４の第２の制御
信号により制御されるデータ切換回路３５も同様
の回路動作を行うことにより、16入力データのう
ち１つの入力データが選択される。しかしなが
ら、このような構成では、２段接続のため一般に
伝幡遅延時間が遅く、使用トランジスタの数が多
い。 第２図は第１図のデータ切換回路にトランジス
タ１２２，１２３，１２４および１２５を追加し
て、２段接続の欠点を改良した16入力データ選択
回路の一例である。第１のデコーダ回路１２０の
出力は第５図に詳細に示すように、１つの信号が
低レベルになる制御信号であり、第２のデコーダ
回路１２１の出力は第３図に詳細に示されるよう
に、１つの信号が高レベルになる制御信号であ
る。第１および第２の制御信号が入力されると
き、データ切換回路１１６のトランジスタ１２
２，１２３，１２４および１２５に入力される第
１の制御信号が低レベルであるなら、第２の制御
信号が入力されるトランジスタ１２８，１２９，
１３０および１３１の中で、１つの高レベルが入
力されるトランジスタがオン状態になり、そのト
ランジスタのコレクタに接続されている電流切換
形スイツチング回路に入力されている入力データ
が出力トランジスタ１２６のベースに出力され
る。 他のデータ切換回路１１７，１１８および１１
９も同様の回路動作を行い１入力データを選択し
出力トランジスタのベースに出力するが、第１の
制御信号の高レベルが入力されるデータ切換回路
では、第２の制御信号でオン状態にさせられたト
ランジスタと第１の制御信号の高レベルが入力さ
れる追加トランジスタとがオン状態になり、入力
データに関係なく、強制的にコレクタ抵抗Ｒの電
圧降下分だけ降下したレベルに出力トランジスタ
のベース電位をクランプする。従つて、16入力デ
ータのうち１つの入力データが選択される。この
構成では、データ切換回路の２段接続による遅延
時間が遅くなる点は改良されるが、コレクタ抵抗
Ｒに共通に接続されるトランジスタが多いため、
コレクタ容量による回路動作が遅くなるという欠
点と入力データと選択されたデータの極性が反転
する欠点とがある。 本発明の目的は上述の欠点を除去したデータ選
択回路を提供することにある。 本発明の回路は、第１の低レベルをとる１つの
信号とそれぞれが第１の高レベルをとる複数の信
号とからなる第１の制御信号を発生する第１の制
御信号発生回路と、 前記第１の高レベルと前記第１の低レベルとの
間のレベルをとる１つの第２の高レベル信号とこ
の第２の高レベルより低い第２の低レベルをとる
複数の信号とからなる第２の制御信号を発生する
第２の制御信号発生回路と、 それぞれが前記第２の制御信号に応答して複数
の入力データから１つのデータを選択しこの選択
したデータを前記第１の制御信号に基いて共通出
力線に出力するか否かを決定する複数のデータ切
換回路とを含むことを特徴とする。 次に本発明一について図面を参照して詳細に説
明する。 第６図に示す本発明の一実施例は、データ切換
回路１５５，１５６，１５７および１５８、第７
図に詳細な回路を示す第１のデコーダ回路１５９
および第４図に詳細な回路を示す第２のデコーダ
回路１６０により構成されている。まず、第１の
制御信号を発生する第１のデコーダ回路１５９の
動作を第７図を参照しながら説明する。第１のデ
コーダ回路１５９は電流切換形スイツチング回路
を基本とする電気回路から構成され、入力端子１
４９および１５０の信号レベルの組合せで、オン
（導通）するトランジスタが決り、各出力線に信
号が出力される。入力端子１５０の信号が高レベ
ル（高レベルをＨと表現する）のとき、トランジ
スタ１７２のベース１６９のレベルは基準電圧
VR2より高くなり、トランジスタ１７２がオン状
態、さらに入力端子１４９の信号が基準電圧VR1
より高い高レベルＨのとき、トランジスタ１７０
がオン状態になる。定電流源の電流I0は抵抗１７
５、トランジスタ１７０および１７２を流れるた
め、出力線１５１には抵抗１７５の電圧降下分と
出力トランジスタ１７４のベース・エミツタ間電
圧だけ降下した第１の高レベル（これをH1と表
現する）の電圧が出力される。次に入力端子１５
０の信号が低レベル（低レベルをＬと表現する）
のとき（前記トランジスタ１７２のベース１６９
のレベルは基準電圧VR2より低くなり、トランジ
スタ１７２はオフし、トランジスタ１７３がオン
状態になる。従つて、トランジスタ１７０と１７
１はオン状態にならないため定電流源の電流は、
抵抗１７５および１７６とトランジスタ１７３を
流れるため出力線１５１には、前記H1レベルよ
り抵抗１７６の電圧降下分だけ低い、抵抗１７５
と１７６の電圧降下分と出力トランジスタ１７４
のベース・エミツタ間電圧だけ降下した第１の低
レベル（このレベルをL1と表現する）の電圧が
出力される。また入力端子１４９の信号が低レベ
ルＬで入力端子１５０の信号が高レベルＨのと
き、トランジスタ１７１と１７２とがオン状態に
なつて出力線１５１には前記第１の低レベルL1
が出力される。第７図のその他の電流切換形スイ
ツチング回路も入力信号のレベルの組合せで、前
記と同様の回路動作が行なわれるため、第１表に
示すように、第１のデコーダ回路は１つの信号が
第１の高レベルH1に、その他の信号が第１の低
レベルL1になる第１の制御信号を発生する。
タの中から１つのデータを選択するデータ選択回
路に関する。 複数個の入力データを選択する従来の論理集積
回路は、データ切換回路が多段になるため、信号
の伝幡遅延時間が遅いことや、回路を構成するト
ランジスタの数が多いなどの欠点を有する。例え
ば、第１図に示すデータ選択回路は、２入力デコ
ーダ回路の制御信号に応答して４入力データ１，
２，３および４のうち１入力データを選択するこ
とのできるデータ切換回路２９を第１図のように
５回路接続してなる16入力データ選択回路であ
る。第１のデコーダ回路３３と第２のデコーダ回
路３４とは、同じ回路構成を有しており、詳細な
回路は第３図に示す。第１のデコーダ回路３３の
４出力線２１，２２，２３および２４の制御信号
が入力されるデータ切換回路２９のトランジスタ
３６，３７，３８および３９の中で、１つの高レ
ベルが入力されるトランジスタがオン状態にな
り、１つのデータが選択される。他のデータ切換
回路３０，３１および３２も同様の回路動作を行
い、また、第２のデコーダ回路３４の第２の制御
信号により制御されるデータ切換回路３５も同様
の回路動作を行うことにより、16入力データのう
ち１つの入力データが選択される。しかしなが
ら、このような構成では、２段接続のため一般に
伝幡遅延時間が遅く、使用トランジスタの数が多
い。 第２図は第１図のデータ切換回路にトランジス
タ１２２，１２３，１２４および１２５を追加し
て、２段接続の欠点を改良した16入力データ選択
回路の一例である。第１のデコーダ回路１２０の
出力は第５図に詳細に示すように、１つの信号が
低レベルになる制御信号であり、第２のデコーダ
回路１２１の出力は第３図に詳細に示されるよう
に、１つの信号が高レベルになる制御信号であ
る。第１および第２の制御信号が入力されると
き、データ切換回路１１６のトランジスタ１２
２，１２３，１２４および１２５に入力される第
１の制御信号が低レベルであるなら、第２の制御
信号が入力されるトランジスタ１２８，１２９，
１３０および１３１の中で、１つの高レベルが入
力されるトランジスタがオン状態になり、そのト
ランジスタのコレクタに接続されている電流切換
形スイツチング回路に入力されている入力データ
が出力トランジスタ１２６のベースに出力され
る。 他のデータ切換回路１１７，１１８および１１
９も同様の回路動作を行い１入力データを選択し
出力トランジスタのベースに出力するが、第１の
制御信号の高レベルが入力されるデータ切換回路
では、第２の制御信号でオン状態にさせられたト
ランジスタと第１の制御信号の高レベルが入力さ
れる追加トランジスタとがオン状態になり、入力
データに関係なく、強制的にコレクタ抵抗Ｒの電
圧降下分だけ降下したレベルに出力トランジスタ
のベース電位をクランプする。従つて、16入力デ
ータのうち１つの入力データが選択される。この
構成では、データ切換回路の２段接続による遅延
時間が遅くなる点は改良されるが、コレクタ抵抗
Ｒに共通に接続されるトランジスタが多いため、
コレクタ容量による回路動作が遅くなるという欠
点と入力データと選択されたデータの極性が反転
する欠点とがある。 本発明の目的は上述の欠点を除去したデータ選
択回路を提供することにある。 本発明の回路は、第１の低レベルをとる１つの
信号とそれぞれが第１の高レベルをとる複数の信
号とからなる第１の制御信号を発生する第１の制
御信号発生回路と、 前記第１の高レベルと前記第１の低レベルとの
間のレベルをとる１つの第２の高レベル信号とこ
の第２の高レベルより低い第２の低レベルをとる
複数の信号とからなる第２の制御信号を発生する
第２の制御信号発生回路と、 それぞれが前記第２の制御信号に応答して複数
の入力データから１つのデータを選択しこの選択
したデータを前記第１の制御信号に基いて共通出
力線に出力するか否かを決定する複数のデータ切
換回路とを含むことを特徴とする。 次に本発明一について図面を参照して詳細に説
明する。 第６図に示す本発明の一実施例は、データ切換
回路１５５，１５６，１５７および１５８、第７
図に詳細な回路を示す第１のデコーダ回路１５９
および第４図に詳細な回路を示す第２のデコーダ
回路１６０により構成されている。まず、第１の
制御信号を発生する第１のデコーダ回路１５９の
動作を第７図を参照しながら説明する。第１のデ
コーダ回路１５９は電流切換形スイツチング回路
を基本とする電気回路から構成され、入力端子１
４９および１５０の信号レベルの組合せで、オン
（導通）するトランジスタが決り、各出力線に信
号が出力される。入力端子１５０の信号が高レベ
ル（高レベルをＨと表現する）のとき、トランジ
スタ１７２のベース１６９のレベルは基準電圧
VR2より高くなり、トランジスタ１７２がオン状
態、さらに入力端子１４９の信号が基準電圧VR1
より高い高レベルＨのとき、トランジスタ１７０
がオン状態になる。定電流源の電流I0は抵抗１７
５、トランジスタ１７０および１７２を流れるた
め、出力線１５１には抵抗１７５の電圧降下分と
出力トランジスタ１７４のベース・エミツタ間電
圧だけ降下した第１の高レベル（これをH1と表
現する）の電圧が出力される。次に入力端子１５
０の信号が低レベル（低レベルをＬと表現する）
のとき（前記トランジスタ１７２のベース１６９
のレベルは基準電圧VR2より低くなり、トランジ
スタ１７２はオフし、トランジスタ１７３がオン
状態になる。従つて、トランジスタ１７０と１７
１はオン状態にならないため定電流源の電流は、
抵抗１７５および１７６とトランジスタ１７３を
流れるため出力線１５１には、前記H1レベルよ
り抵抗１７６の電圧降下分だけ低い、抵抗１７５
と１７６の電圧降下分と出力トランジスタ１７４
のベース・エミツタ間電圧だけ降下した第１の低
レベル（このレベルをL1と表現する）の電圧が
出力される。また入力端子１４９の信号が低レベ
ルＬで入力端子１５０の信号が高レベルＨのと
き、トランジスタ１７１と１７２とがオン状態に
なつて出力線１５１には前記第１の低レベルL1
が出力される。第７図のその他の電流切換形スイ
ツチング回路も入力信号のレベルの組合せで、前
記と同様の回路動作が行なわれるため、第１表に
示すように、第１のデコーダ回路は１つの信号が
第１の高レベルH1に、その他の信号が第１の低
レベルL1になる第１の制御信号を発生する。
【表】
第２の制御信号を発生する第２のデコーダ回路
１６０の動作を第４図を参照して説明する。第２
のデコーダ回路１６０も電流切換形スイツチング
回路で構成されていて、入力信号レベルの組み合
せでトランジスタ６７，６８，６９，７０，７１
および７２の中で動作するトランジスタが決定さ
れ、定電流源の電流I0が流れる１つの電流路が選
択される。入力端子６０および６１の信号が高レ
ベルＨのときトランジスタ７１のベース６６の信
号レベルが基準電圧VR２より高くなりトランジ
スタ７１がオン、また入力端子６０の信号レベル
が基準電圧VR１より高く、トランジスタ６７が
オンで他のトランジスタはオフになるため、抵抗
７３のみ電圧降下が生じ、出力線６２には抵抗７
３の電圧降下分と出力トランジスタ７７のベー
ス・エミツタ間電圧だけ降下した第２の低レベル
（この電圧レベルを以後L2と表現する）の電圧が
出力され、他の出力線６３，６４および６５に
は、抵抗７４，７５および７６の電圧降下が生じ
ないため、出力トランジスタ７８，７９および８
０のベース・エミツタ間電圧だけ降下した第２の
高レベル（この電圧レベルを以後H2と表現す
る）が出力される。入力端子６０および６１の信
号が低レベルＬのときトランジスタ７１のベース
６６の信号レベルは基準電圧VR２より低くトラ
ンジスタ７１はオフ（非導通）でトランジスタ７
２がオン、また、入力端子６０の信号レベルが基
準電圧VR１より低いため、トランジスタ７０が
オンになり、抵抗７６のみ電圧降下が生じ、出力
線６５に前記第２の低レベルL2と同じ電圧が出
力され、他の出力線６２，６３および６４には、
前記第２の高レベルH2と同じ電圧が出力され
る。
１６０の動作を第４図を参照して説明する。第２
のデコーダ回路１６０も電流切換形スイツチング
回路で構成されていて、入力信号レベルの組み合
せでトランジスタ６７，６８，６９，７０，７１
および７２の中で動作するトランジスタが決定さ
れ、定電流源の電流I0が流れる１つの電流路が選
択される。入力端子６０および６１の信号が高レ
ベルＨのときトランジスタ７１のベース６６の信
号レベルが基準電圧VR２より高くなりトランジ
スタ７１がオン、また入力端子６０の信号レベル
が基準電圧VR１より高く、トランジスタ６７が
オンで他のトランジスタはオフになるため、抵抗
７３のみ電圧降下が生じ、出力線６２には抵抗７
３の電圧降下分と出力トランジスタ７７のベー
ス・エミツタ間電圧だけ降下した第２の低レベル
（この電圧レベルを以後L2と表現する）の電圧が
出力され、他の出力線６３，６４および６５に
は、抵抗７４，７５および７６の電圧降下が生じ
ないため、出力トランジスタ７８，７９および８
０のベース・エミツタ間電圧だけ降下した第２の
高レベル（この電圧レベルを以後H2と表現す
る）が出力される。入力端子６０および６１の信
号が低レベルＬのときトランジスタ７１のベース
６６の信号レベルは基準電圧VR２より低くトラ
ンジスタ７１はオフ（非導通）でトランジスタ７
２がオン、また、入力端子６０の信号レベルが基
準電圧VR１より低いため、トランジスタ７０が
オンになり、抵抗７６のみ電圧降下が生じ、出力
線６５に前記第２の低レベルL2と同じ電圧が出
力され、他の出力線６２，６３および６４には、
前記第２の高レベルH2と同じ電圧が出力され
る。
【表】
入力信号のその他の組み合せにおいては第２表
に示すようになり、第２のデコーダ回路１６０は
１の出力線に第２の低レベルが出力され、その他
の出力線に第２の高レベルH2が出力される第２
の制御信号を発生する。ここで、第１および第２
の制御信号の信号レベルについて説明を追加す
る。第１および第２のデコーダ回路の定電流値I0
とベース・エミツタ間電圧ＶBEを同じに設計する
と、第１の制御信号の信号レベルは第７図のコレ
クタ抵抗の分割された中点にトランジスタのコレ
クタが接続されているので、 H1＝−（Ｒ／２・I0＋ＶBE）、 L1＝−（Ｒ・I0＋ＶBE） となる。また第２の制御信号の信号レベルは、 H2＝−ＶBE、L2＝−（Ｒ・I0＋ＶBE） となり、従つて第１と第２との制御信号の信号レ
ベルは、H2＞H1＞L2＝L1の関係になる。第１の
デコーダ回路１５９の出力線１５１，１５２，１
５３および１５４は、それぞれデータ切換回路１
５５のトランジスタ１６２，１６３，１６４およ
び１６５のベースに接続されるとともに、前記ト
ランジスタに対応するデータ切換回路１５６，１
５７および１５８の各トランジスタのベースに共
通に接続されている。第２のデコーダ回路１６０
の出力線６２は、データ切換回路１５５のトラン
ジスタ１６６のベースに接続され、その他の出力
線６３，６４および６５は、それぞれトランジス
タ１６６に対応する各データ切換回路１５６，１
５７および１５８のトランジスタのベースに接続
されている。 第６図のデータ切換回路１５５は、従来例とし
て説明した第１図のデータ切換回路２９に、トラ
ンジスタ１６６と１６８とを図のように追加した
回路である。第１および第２の制御信号が入力さ
れたとき、トランジスタ１６６のベースが第２の
低レベルL2であるなら、トランジスタ１６２，
１６３，１６４および１６５の中で、１つの高レ
ベルH1が入力されているトランジスタがオン状
態になり、そのトランジスタのコレクタが接続さ
れている電流切換形スイツチング回路に入力され
ている入力データが選択され、出力トランジスタ
１６８のベースに出力される。他のデータ切換回
路１５６，１５７および１５８についても同様の
回路動作が行われ、トランジスタ１６６に対応す
る他のデータ切換回路の追加したトランジスタの
ベースが低レベルL2であるなら、各データ切換
回路の４入力データの中からそれぞれ１入力デー
タが選択され、各出力トランジスタのベースに出
力される。ここで第２の制御信号は、１つの信号
が第１の高レベルH1より低い第２の低レベルL2
で他の信号は第１の高レベルH1より高い第２の
高レベルH2であるため、高レベルH2の信号が入
力されたデータ切換回路では、追加されたトラン
ジスタが動作して入力データの信号レベルに関係
なく、強制的にコレクタ抵抗Ｒの電圧降下分だけ
低いところに、出力トランジスタのベースをクラ
ンプする。従つて、第２の低レベルの入力された
データ切換回路の入力データのみが各出力トラン
ジスタのエミツタが共通に接続されている出力線
１６１に出力される。 本発明には、高レベルの異なる２種の制御信号
を用い、電流切換形スイツチング回路を基本とす
る従来回路にトランジスタを追加し、出力をワイ
アード・アンド接続する構成をとることにより、
伝幡遅延時間および回路構成のトランジスタ数を
減少させることができるという効果がある。
に示すようになり、第２のデコーダ回路１６０は
１の出力線に第２の低レベルが出力され、その他
の出力線に第２の高レベルH2が出力される第２
の制御信号を発生する。ここで、第１および第２
の制御信号の信号レベルについて説明を追加す
る。第１および第２のデコーダ回路の定電流値I0
とベース・エミツタ間電圧ＶBEを同じに設計する
と、第１の制御信号の信号レベルは第７図のコレ
クタ抵抗の分割された中点にトランジスタのコレ
クタが接続されているので、 H1＝−（Ｒ／２・I0＋ＶBE）、 L1＝−（Ｒ・I0＋ＶBE） となる。また第２の制御信号の信号レベルは、 H2＝−ＶBE、L2＝−（Ｒ・I0＋ＶBE） となり、従つて第１と第２との制御信号の信号レ
ベルは、H2＞H1＞L2＝L1の関係になる。第１の
デコーダ回路１５９の出力線１５１，１５２，１
５３および１５４は、それぞれデータ切換回路１
５５のトランジスタ１６２，１６３，１６４およ
び１６５のベースに接続されるとともに、前記ト
ランジスタに対応するデータ切換回路１５６，１
５７および１５８の各トランジスタのベースに共
通に接続されている。第２のデコーダ回路１６０
の出力線６２は、データ切換回路１５５のトラン
ジスタ１６６のベースに接続され、その他の出力
線６３，６４および６５は、それぞれトランジス
タ１６６に対応する各データ切換回路１５６，１
５７および１５８のトランジスタのベースに接続
されている。 第６図のデータ切換回路１５５は、従来例とし
て説明した第１図のデータ切換回路２９に、トラ
ンジスタ１６６と１６８とを図のように追加した
回路である。第１および第２の制御信号が入力さ
れたとき、トランジスタ１６６のベースが第２の
低レベルL2であるなら、トランジスタ１６２，
１６３，１６４および１６５の中で、１つの高レ
ベルH1が入力されているトランジスタがオン状
態になり、そのトランジスタのコレクタが接続さ
れている電流切換形スイツチング回路に入力され
ている入力データが選択され、出力トランジスタ
１６８のベースに出力される。他のデータ切換回
路１５６，１５７および１５８についても同様の
回路動作が行われ、トランジスタ１６６に対応す
る他のデータ切換回路の追加したトランジスタの
ベースが低レベルL2であるなら、各データ切換
回路の４入力データの中からそれぞれ１入力デー
タが選択され、各出力トランジスタのベースに出
力される。ここで第２の制御信号は、１つの信号
が第１の高レベルH1より低い第２の低レベルL2
で他の信号は第１の高レベルH1より高い第２の
高レベルH2であるため、高レベルH2の信号が入
力されたデータ切換回路では、追加されたトラン
ジスタが動作して入力データの信号レベルに関係
なく、強制的にコレクタ抵抗Ｒの電圧降下分だけ
低いところに、出力トランジスタのベースをクラ
ンプする。従つて、第２の低レベルの入力された
データ切換回路の入力データのみが各出力トラン
ジスタのエミツタが共通に接続されている出力線
１６１に出力される。 本発明には、高レベルの異なる２種の制御信号
を用い、電流切換形スイツチング回路を基本とす
る従来回路にトランジスタを追加し、出力をワイ
アード・アンド接続する構成をとることにより、
伝幡遅延時間および回路構成のトランジスタ数を
減少させることができるという効果がある。
第１図は従来技術の例を示す図、第２図は他の
従来例を示す図、第３図は第１図の一例で使用の
デコーダ回路３３および３４の詳細な構成を示す
回路図、第４図は第６図に示す本発明の一実施例
で使用の第２のデコーダ回路１６０の詳細な回路
図、第５図は第２図に示す従来技術の他の一例に
使用されている第１のデコーダ回路１２０の詳細
な構成を示す回路図、第６図は本発明の一実施例
を示す図、第７図は第６図の本発明の一実施例に
示す第１のデコーダ回路１５９の詳細な回路図で
ある。 第１図から第７図において、１，２，３，……
…１９，２０……入力端子、２９，３０，３１，
３２，３３，３４，３５，１１６，１１７，１１
８，１１９，１５５，１５６，１５７，１５８…
…データ切換回路、３３，３４，１２０，１２
１，１５９，１６０……デコーダ回路、３６，３
７，３８，３９……トランジスタ、４４……出力
端子、デコーダ回路入力端子……１７，１８，６
０，６１，８１，８２、デコーダ回路出力端子…
…２１，２２，２３，２４，６２，６３，６４，
６５，８３，８４，８５，８６。
従来例を示す図、第３図は第１図の一例で使用の
デコーダ回路３３および３４の詳細な構成を示す
回路図、第４図は第６図に示す本発明の一実施例
で使用の第２のデコーダ回路１６０の詳細な回路
図、第５図は第２図に示す従来技術の他の一例に
使用されている第１のデコーダ回路１２０の詳細
な構成を示す回路図、第６図は本発明の一実施例
を示す図、第７図は第６図の本発明の一実施例に
示す第１のデコーダ回路１５９の詳細な回路図で
ある。 第１図から第７図において、１，２，３，……
…１９，２０……入力端子、２９，３０，３１，
３２，３３，３４，３５，１１６，１１７，１１
８，１１９，１５５，１５６，１５７，１５８…
…データ切換回路、３３，３４，１２０，１２
１，１５９，１６０……デコーダ回路、３６，３
７，３８，３９……トランジスタ、４４……出力
端子、デコーダ回路入力端子……１７，１８，６
０，６１，８１，８２、デコーダ回路出力端子…
…２１，２２，２３，２４，６２，６３，６４，
６５，８３，８４，８５，８６。
Claims (1)
- 【特許請求の範囲】 １ エミツタ相互が接続された第１および第２の
トランジスタからなるトランジスタ対とこの第１
および第２のトランジスタのエミツタに接続した
コレクタを有する第３のトランジスタとをそれぞ
れが有する複数の電流切換形スイツチング回路
と、前記第３のトランジスタのエミツタに接続し
た定電流源と、前記第２のトランジスタのベース
に基準電圧を供給する定電圧源と、前記複数の電
流切換形スイツチング回路の全ての前記第２のト
ランジスタのコレクタに共通に接続したコレクタ
と前記複数の電流切換形スイツチング回路の全て
の前記第３のトランジスタのエミツタに共通に接
続したエミツタとを有する１つの第４のトランジ
スタと、この第４のトランジスタのコレクタ側か
ら出力を取り出すための出力回路とをそれぞれが
含む複数のデータ切換手段と； 前記複数のスイツチング回路内の前記第１のト
ランジスタのベースと一対一対応に接続された複
数の入力信号線と； 第２の切換信号に基づいて前記複数の切換手段
の一つに設けた前記第４のトランジスタに第２の
低レベルをとる信号を供給するとともに残りの全
ての前記切換手段に設けた前記第４のトランジス
タに第２の高レベルをとる信号を供給することに
より前記第２の低レベルをとる信号を供給した切
換手段を選択する第２の選択手段と； 第１の切換信号に基づいて各前記切換手段に設
けた複数の前記第３のトランジスタの一つに前記
第２の高レベルと前記第２の低レベルとの間の第
１の高レベルをとる信号を供給するとともに前記
各切換手段内の残りの前記第３のトランジスタに
前記第１の高レベルより低い第１の低レベルをと
る信号を供給することにより前記各切換手段内の
前記第１の高レベルをとる信号を供給した前記第
３のトランジスタを含む各前記スイツチング回路
に接続した入力信号線を選択する第１の選択手段
とを備え； 前記第２の選択手段により選択された前記切換
手段における前記第１の選択手段により選択され
た前記入力信号線の入力信号を出力信号として出
力することを特徴とするデータ選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP495279A JPS5597639A (en) | 1979-01-18 | 1979-01-18 | Data selection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP495279A JPS5597639A (en) | 1979-01-18 | 1979-01-18 | Data selection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5597639A JPS5597639A (en) | 1980-07-25 |
| JPS6237849B2 true JPS6237849B2 (ja) | 1987-08-14 |
Family
ID=11597902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP495279A Granted JPS5597639A (en) | 1979-01-18 | 1979-01-18 | Data selection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5597639A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155242U (ja) * | 1988-04-14 | 1989-10-25 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3245845A1 (de) * | 1982-12-10 | 1984-06-14 | Siemens AG, 1000 Berlin und 8000 München | Cmi-decoder |
| JPS61281714A (ja) * | 1985-06-07 | 1986-12-12 | Rohm Co Ltd | アナログスイツチ制御回路 |
| US4743781A (en) * | 1986-07-03 | 1988-05-10 | International Business Machines Corporation | Dotting circuit with inhibit function |
| JP2008051608A (ja) * | 2006-08-23 | 2008-03-06 | Horiba Ltd | 濃度測定用光学セル |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4937237U (ja) * | 1972-06-19 | 1974-04-02 |
-
1979
- 1979-01-18 JP JP495279A patent/JPS5597639A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155242U (ja) * | 1988-04-14 | 1989-10-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5597639A (en) | 1980-07-25 |
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