JPS5856472A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5856472A JPS5856472A JP56155684A JP15568481A JPS5856472A JP S5856472 A JPS5856472 A JP S5856472A JP 56155684 A JP56155684 A JP 56155684A JP 15568481 A JP15568481 A JP 15568481A JP S5856472 A JPS5856472 A JP S5856472A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- region
- insulating film
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に、高周波用
に適する半導体ウェーハの製造方法に関する。
に適する半導体ウェーハの製造方法に関する。
一般に、高周波用途の半導体装置の製造においては１半
導体素子の構造が微細であり、それに伴い、微細かつ高
精度なパターニング技術が要求される。これらの技術に
は、電子ビーム露光、ドライエッチ、イオン之リング技
術等があル、ＬカＬ、、高周波用途の半導体素子の製造
においては、上記微細パターニング技術だけではなく、
寄生的な容量、イングクタンス等金低減させる技術も要
求される。
導体素子の構造が微細であり、それに伴い、微細かつ高
精度なパターニング技術が要求される。これらの技術に
は、電子ビーム露光、ドライエッチ、イオン之リング技
術等があル、ＬカＬ、、高周波用途の半導体素子の製造
においては、上記微細パターニング技術だけではなく、
寄生的な容量、イングクタンス等金低減させる技術も要
求される。
従来１寄生容量を低減する技術として、例えば、選択酸
化法により、ポンディングパッド下部の酸化膜厚を厚く
シ、容量を低減する方法がある。しかし１この方法では
、基板の段差を大きくすることであり１微細構造を持つ
半導体素子の製造においては一ホトレジスト、工、チン
グ等のパターニング精度を悪くすることになるという欠
点があった。
化法により、ポンディングパッド下部の酸化膜厚を厚く
シ、容量を低減する方法がある。しかし１この方法では
、基板の段差を大きくすることであり１微細構造を持つ
半導体素子の製造においては一ホトレジスト、工、チン
グ等のパターニング精度を悪くすることになるという欠
点があった。
本発明は上記欠点を除去し、寄生容量を低減し一良好を
高周波特性を有する半導体装置の製造方法を提供するも
のである。
高周波特性を有する半導体装置の製造方法を提供するも
のである。
本発明の半導体装置の製造方法は、−導電型の半導体基
板表面に絶縁Ｍｔ−形成する工程と、前記絶縁膜の少な
くとも一部を選択的に除去し、前記半導体基板表面を露
出させる工程と、前記半導体基板と異なる導電型の半導
体層を前記半導体基板表面全面に形成する工程と、前記
絶縁膜を選択的に除去した領域以外の前記半導体層を除
去する工程とを含んで構成される。
板表面に絶縁Ｍｔ−形成する工程と、前記絶縁膜の少な
くとも一部を選択的に除去し、前記半導体基板表面を露
出させる工程と、前記半導体基板と異なる導電型の半導
体層を前記半導体基板表面全面に形成する工程と、前記
絶縁膜を選択的に除去した領域以外の前記半導体層を除
去する工程とを含んで構成される。
本発明の実施例について図面を用すて説明する。
第１図（８１〜（Ｃ）は本発明の一実施例を説明するた
めの工程断面図である。
めの工程断面図である。
まず、第１図（ａ）のように、Ｐ型半導体基板１０表面
に絶縁膜２全形成し、素子部となる領域の絶縁膜を選択
的に除去し、開口部３を設ける。
に絶縁膜２全形成し、素子部となる領域の絶縁膜を選択
的に除去し、開口部３を設ける。
次に、第１図（ｂ）のように％Ｎ型半導体層４をエピタ
キシアル法により形成する。開口部３０部分には単結晶
層、絶縁膜２の上には多結晶層が形成される。
キシアル法により形成する。開口部３０部分には単結晶
層、絶縁膜２の上には多結晶層が形成される。
次に、第１図（ｃ）のように、半導体層４を表面から研
摩し、絶縁膜２の上の半導体層を除去し１開口部３、即
ち素子が形成される領域４ａにのみ半導体層を残す。
摩し、絶縁膜２の上の半導体層を除去し１開口部３、即
ち素子が形成される領域４ａにのみ半導体層を残す。
上記実施例では半導体基板＝ｉＰ型としたが、半導体基
板がＮ型でも実施できる。その場合成長させる半導体層
はＰ型にする。成長させる・半導体層は基板と反対導電
型とするのである。
板がＮ型でも実施できる。その場合成長させる半導体層
はＰ型にする。成長させる・半導体層は基板と反対導電
型とするのである。
本発明により得られた半導体ウェーハは素子領域４ａが
絶縁膜２で囲まれているので、この絶縁膜の上にボンデ
ィングパッドを配置すればボンデインクハツトに起因す
る寄生容量を低減することができる。
絶縁膜２で囲まれているので、この絶縁膜の上にボンデ
ィングパッドを配置すればボンデインクハツトに起因す
る寄生容量を低減することができる。
第２図は本発明を用いて製造した接合型電界効果トラン
ジスタの断面図である・ 半導体ウェーハの表面に絶縁層２４を設け、通常の方法
により、Ｐ型ゲート領域６．Ｎ型ソース領域７．Ｎ型ド
レイン領域８．ソース電極９．ドレイン電極１０を設け
る。
ジスタの断面図である・ 半導体ウェーハの表面に絶縁層２４を設け、通常の方法
により、Ｐ型ゲート領域６．Ｎ型ソース領域７．Ｎ型ド
レイン領域８．ソース電極９．ドレイン電極１０を設け
る。
このように形成されるＮチャンネル接合型効果トランジ
スタにおいて、素子部領域４ａ以外［ボンディングバッ
ト配線電極がくるような構造にすれば、素子部領域以外
のボンディングバット配線電極の直下は絶縁膜は４〜５
μｍの厚さにすることができ、寄生容量を低減できる。
スタにおいて、素子部領域４ａ以外［ボンディングバッ
ト配線電極がくるような構造にすれば、素子部領域以外
のボンディングバット配線電極の直下は絶縁膜は４〜５
μｍの厚さにすることができ、寄生容量を低減できる。
また、通常の選択酸化法と異なり、製造プロセス上、微
細パターニングが困難になるほどの段差は生じかい、こ
の為、高精度な微細パターニング技術を使用することが
でき、良好な高周波特性を有する半導体素子が得られる
。
細パターニングが困難になるほどの段差は生じかい、こ
の為、高精度な微細パターニング技術を使用することが
でき、良好な高周波特性を有する半導体素子が得られる
。
以上説明しイ喜たように、本発明の半導体装置の製造方
法によれば、エピタキシャル層形成前に絶縁膜を形成す
る為、従来の選択酸化法とは異なり、濃度プヮファイル
を変化させることなく１絶縁膜を厚くできることにより
、寄生容量を低減でき、かつ高精匿な微細／くターニン
グ技術の使用が可能であり、良好な高周波特性を有する
半導体素子が実現できるという効果が得られる。
法によれば、エピタキシャル層形成前に絶縁膜を形成す
る為、従来の選択酸化法とは異なり、濃度プヮファイル
を変化させることなく１絶縁膜を厚くできることにより
、寄生容量を低減でき、かつ高精匿な微細／くターニン
グ技術の使用が可能であり、良好な高周波特性を有する
半導体素子が実現できるという効果が得られる。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの工程断面図、第２図は本発明を用いて製造した接合
型電界効果トランジスタの断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・絶縁板
、３・・・・・・開口部、４・・・・・・Ｎ型半導体層
、４ａ−・・・・・素子部領域、５・・・・・・絶縁膜
、６・・・・・・Ｐ型ゲート領域、７・・・・・・Ｎ型
ソース領域、８・・・・・・Ｎ型ドレイン領域、９・・
・・・・ソース電極、１０・・・−・・ドレイン電極。
めの工程断面図、第２図は本発明を用いて製造した接合
型電界効果トランジスタの断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・絶縁板
、３・・・・・・開口部、４・・・・・・Ｎ型半導体層
、４ａ−・・・・・素子部領域、５・・・・・・絶縁膜
、６・・・・・・Ｐ型ゲート領域、７・・・・・・Ｎ型
ソース領域、８・・・・・・Ｎ型ドレイン領域、９・・
・・・・ソース電極、１０・・・−・・ドレイン電極。
Claims (1)
- 一導電型の半導体基板表面に絶縁膜を形成する工程と、
前記絶縁膜の少なくとも一部管選択的に除去し、前記半
導体基板表面を露出させる工程と、前記半導体基板と異
なる導電型の半導体層を前記半導体基板表面全面に形成
する工程と、前記絶縁膜を選択的に除去した領域以外の
前記半導体層を除去する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155684A JPS5856472A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155684A JPS5856472A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856472A true JPS5856472A (ja) | 1983-04-04 |
Family
ID=15611295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155684A Pending JPS5856472A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856472A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349789U (ja) * | 1986-09-17 | 1988-04-04 | ||
| US5034351A (en) * | 1990-10-01 | 1991-07-23 | Motorola, Inc. | Process for forming a feature on a substrate without recessing the surface of the substrate |
-
1981
- 1981-09-30 JP JP56155684A patent/JPS5856472A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349789U (ja) * | 1986-09-17 | 1988-04-04 | ||
| US5034351A (en) * | 1990-10-01 | 1991-07-23 | Motorola, Inc. | Process for forming a feature on a substrate without recessing the surface of the substrate |
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