JPS5856530A - 大規模集積論理回路 - Google Patents
大規模集積論理回路Info
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- JPS5856530A JPS5856530A JP56155095A JP15509581A JPS5856530A JP S5856530 A JPS5856530 A JP S5856530A JP 56155095 A JP56155095 A JP 56155095A JP 15509581 A JP15509581 A JP 15509581A JP S5856530 A JPS5856530 A JP S5856530A
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- transistor
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- pull
- type transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
- H03K19/09445—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors with active depletion transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は大ｇｔ僕果槓＠塊回路に関する。
大規模集積論理回路はトランジスタを基本素子として構
成される本ので１４）、特にＭＯＳ）ランある。
成される本ので１４）、特にＭＯＳ）ランある。
本出願人は、低消費電力を狙＾とした新規な発想に基つ
く大規模集積論理回路を提案し九。これＦｉ４う少し詳
細ｒＣ＆机すれば、「少なくとも１個の駆動トランジス
タと少なくとも１個の負荷トランジスタとを電源電圧お
よびアース間に直列に接続して成る単位Ｉｌｉ！虐回路
全回路制含み、１つの単位線層回路の信号出力端を他の
単位論理回路における駆動トランジスタの入力端子に接
続すると共に、ｔａ記１つの単位−場回路の信号入力端
でるつて前記信号出力端に反転信号を与える信号入力端
を、＃紀他の単位ａｍ塊回路における負荷トランジスタ
の入力端子に接続したこと」を特徴とする−のである。
く大規模集積論理回路を提案し九。これＦｉ４う少し詳
細ｒＣ＆机すれば、「少なくとも１個の駆動トランジス
タと少なくとも１個の負荷トランジスタとを電源電圧お
よびアース間に直列に接続して成る単位Ｉｌｉ！虐回路
全回路制含み、１つの単位線層回路の信号出力端を他の
単位論理回路における駆動トランジスタの入力端子に接
続すると共に、ｔａ記１つの単位−場回路の信号入力端
でるつて前記信号出力端に反転信号を与える信号入力端
を、＃紀他の単位ａｍ塊回路における負荷トランジスタ
の入力端子に接続したこと」を特徴とする−のである。
ところで前記「・・・・・・」に記載のノツシ、プル形
ＭＯ８）ランシスター路でＦｉ、具体的には負荷トラン
ジスタとしてデグレーシ曹ン形（以下り形と称す）のＭ
ＯＳ）ランシスタを、駆動トランジスタとしてエンノー
ンスメント形（以下Ｅ形と称す）のＭＯＳ）ランシスタ
を用することを好適とする。
ＭＯ８）ランシスター路でＦｉ、具体的には負荷トラン
ジスタとしてデグレーシ曹ン形（以下り形と称す）のＭ
ＯＳ）ランシスタを、駆動トランジスタとしてエンノー
ンスメント形（以下Ｅ形と称す）のＭＯＳ）ランシスタ
を用することを好適とする。
負荷トランジスタとしてＤ形ＭＯＳトランジスタを用い
ることにより、該ＭＯＢ ）ランシスター路の出力とし
ては電源電圧ＶＤＤそのものが送出もれ、多ｆＲＫｇ＆
ｊＪｌゲートを法統していても線環“Ｈｌのレベルを常
にその■Ｌ、ＤＫ維持できるからである。
ることにより、該ＭＯＢ ）ランシスター路の出力とし
ては電源電圧ＶＤＤそのものが送出もれ、多ｆＲＫｇ＆
ｊＪｌゲートを法統していても線環“Ｈｌのレベルを常
にその■Ｌ、ＤＫ維持できるからである。
これはＤ形ＭＯ８）ランジスＩのしきい値電圧Ｖ８が員
であることに基つく。もし、負荷トランジスタとしてＥ
形ＭＯＳトランジスタを用すたとしたら、１＆段の論理
ゲートを縦続接続したとき鍛終段からの線環“Ｈ”のレ
ベルは（ＶＤＤ−ルｘＶ、靜に落ち込み、−理回路とし
て便用に耐えな藝。又。
であることに基つく。もし、負荷トランジスタとしてＥ
形ＭＯＳトランジスタを用すたとしたら、１＆段の論理
ゲートを縦続接続したとき鍛終段からの線環“Ｈ”のレ
ベルは（ＶＤＤ−ルｘＶ、靜に落ち込み、−理回路とし
て便用に耐えな藝。又。
駆動トランジスタとしてＥ形ＭＯＳトランジスタが好ま
しｈのは人力１ｇ号のｍ場が“Ｌ”のとき。
しｈのは人力１ｇ号のｍ場が“Ｌ”のとき。
該駆動トランジスタを通過する電流を完全に零に維持し
ｆｃｌ／’ｈからである。
ｆｃｌ／’ｈからである。
然しながら、前記７°ツシ１グル形トランジスメ回路と
して負荷トランジスタかＤ形ＭＯ８，駆動トランジスタ
がＥ形ＭＯ８という組合せでは不都合な問題が生じてき
た。これは負荷トランジスタとして大電流トランジスタ
で構成さ７″Ｌ々ければならない場合、つ１す１例えば
プツシニゲル形トランジスタ回路が長り配線長のライン
即ち大負荷容量を駆動しなければならないときである。
して負荷トランジスタかＤ形ＭＯ８，駆動トランジスタ
がＥ形ＭＯ８という組合せでは不都合な問題が生じてき
た。これは負荷トランジスタとして大電流トランジスタ
で構成さ７″Ｌ々ければならない場合、つ１す１例えば
プツシニゲル形トランジスタ回路が長り配線長のライン
即ち大負荷容量を駆動しなければならないときである。
この場合、大きな寄生容量にｆ分に充電すべく、大きな
充電電流が該負荷トランジスタを流れることになるから
である。そうすると、少なくとも当該負荷トランジスタ
はそのゲート幅が普通よりも長く設計されることになる
。ゲート幅が長いということはそれにはリーク［流も大
ということになる。そうすると、Ｅ形駆動トランジスタ
のオン時において、Ｄ形負荷トランジスタより大き４な
＋ ＩＪ−り電ｔｌＬ′ｆｒ引き込むことになシ、消費
電力カを再び問題となってくる。
充電電流が該負荷トランジスタを流れることになるから
である。そうすると、少なくとも当該負荷トランジスタ
はそのゲート幅が普通よりも長く設計されることになる
。ゲート幅が長いということはそれにはリーク［流も大
ということになる。そうすると、Ｅ形駆動トランジスタ
のオン時において、Ｄ形負荷トランジスタより大き４な
＋ ＩＪ−り電ｔｌＬ′ｆｒ引き込むことになシ、消費
電力カを再び問題となってくる。
従って本発明の目的は、Ｄ形ＭＯ８負荷トランジスタと
Ｅ形ＭＯ８ｆｆｉ動トランジスタの電力・らなル多数の
プッシュプル形トランジスタ回路を有する大＊＊集積！
Ｊ！１回路において、大電流のＭＯＳ負荷トランジスタ
の存在により発生する消費電力の増大を抑制するトラン
ジスタ構成を提供することである。
Ｅ形ＭＯ８ｆｆｉ動トランジスタの電力・らなル多数の
プッシュプル形トランジスタ回路を有する大＊＊集積！
Ｊ！１回路において、大電流のＭＯＳ負荷トランジスタ
の存在により発生する消費電力の増大を抑制するトラン
ジスタ構成を提供することである。
形負荷トランジスタとＥ形駆動トランジスタの文づから
なるプツシニブル形トランジスタ回路を混在せしめるよ
うにしたことを特徴とするものでおり。
なるプツシニブル形トランジスタ回路を混在せしめるよ
うにしたことを特徴とするものでおり。
父、Ｅ形負荷トランジスタを含む当該プツシ鼻プル形ト
ランジスタ回路は大實束の負荷トランジスタが要求され
るものを灼象として採用され、さらに父、当該プツシ鼻
プル形トランジスタ回路の前段および後段に位置するプ
ツシ島プル形Ｆランジ２スタ回路としてはＤ形負荷トラ
ンジスタｔ−有する蟻のを採用するようにしたことを特
徴とするものである。
ランジスタ回路は大實束の負荷トランジスタが要求され
るものを灼象として採用され、さらに父、当該プツシ鼻
プル形トランジスタ回路の前段および後段に位置するプ
ツシ島プル形Ｆランジ２スタ回路としてはＤ形負荷トラ
ンジスタｔ−有する蟻のを採用するようにしたことを特
徴とするものである。
以下区（而に庭って本発明を説明する。
第１図一本発明の前提として採用δれる既提案に係るプ
ッシュプル形トランジスタ回路の基本形を示す回路図で
ある。本図において、〕゛ツシ島プル形トランジスタ回
路１０は直列接続されたＤ形の負荷トランジスタ１１と
Ｅ形の駆動トランジスタ１２とからなり、これらは電源
（ＶＤＤ）とアース間に接続される。トランジスタ回路
１０の出力ＯＵＴはこれらの甲闇接続点から得られる。
ッシュプル形トランジスタ回路の基本形を示す回路図で
ある。本図において、〕゛ツシ島プル形トランジスタ回
路１０は直列接続されたＤ形の負荷トランジスタ１１と
Ｅ形の駆動トランジスタ１２とからなり、これらは電源
（ＶＤＤ）とアース間に接続される。トランジスタ回路
１０の出力ＯＵＴはこれらの甲闇接続点から得られる。
Ｄ形のＭＯＳトランジスタはトランジスタ１１の如くチ
ャネル部に二貞紛を入れて表示する一ｂＮ、ここにＤ形
ＭＯ８（ｆ−用いる塩山は、既述の如く、出力ＯＵＴの
レベルをｖ 分降下させることのないよ０ うにするためであり、又、トランジスタ１２にＥ形ＭＯ
８ｋ用める理由は、既述の如く１人力ＩＮに論理“Ｌ″
が入ったときもなおリーク電流カーこれを通過すること
がないようにする丸めである。
ャネル部に二貞紛を入れて表示する一ｂＮ、ここにＤ形
ＭＯ８（ｆ−用いる塩山は、既述の如く、出力ＯＵＴの
レベルをｖ 分降下させることのないよ０ うにするためであり、又、トランジスタ１２にＥ形ＭＯ
８ｋ用める理由は、既述の如く１人力ＩＮに論理“Ｌ″
が入ったときもなおリーク電流カーこれを通過すること
がないようにする丸めである。
このトランジスタ１ｇ回路ｌＯの特徴としてハ、トラン
シスメ１１と１２に相補形の人力ＩＮとＩＮが与えられ
ることであシ、これによプトランジスタ１１とトランジ
スタ１２の間でＩ／′ｉ匹ずれか一方がオン（又はオフ
）のとき他方は必ずオフ（又はオン）と匹う関係が得ら
れ、電源（ｖ９Ｄ）からアースまでがシ■−ト状ＩＩに
なることがないので消費電力が大幅に低下することにな
る。ということである。
シスメ１１と１２に相補形の人力ＩＮとＩＮが与えられ
ることであシ、これによプトランジスタ１１とトランジ
スタ１２の間でＩ／′ｉ匹ずれか一方がオン（又はオフ
）のとき他方は必ずオフ（又はオン）と匹う関係が得ら
れ、電源（ｖ９Ｄ）からアースまでがシ■−ト状ＩＩに
なることがないので消費電力が大幅に低下することにな
る。ということである。
第１図のトランジスタ回路１（ｌプツシ島プル形トラン
ジスタ回路の基本形であり、インバータ回路を作って＾
る。そしてこれを発展させてＮＯＲ。
ジスタ回路の基本形であり、インバータ回路を作って＾
る。そしてこれを発展させてＮＯＲ。
ＮＡへＤ等の論理ゲートを組むことができる。 いずれ
の場合−低ｆｆ４＊電力の論理ゲートということになる
。
の場合−低ｆｆ４＊電力の論理ゲートということになる
。
かくして、縞１図のプツシ鼻プル形トランジス／回ｗ！
ｉ１０を基本形とした低消費電力の大垣横集積―場１ｇ
ｉ路が実視された。ところが、七の低消費電力化ｔ−＠
書する一つの問題が生じて龜た。これはトランジスタ回
路１０に接続すべき負ｆｊＫ関係し、ａ述の如く１例え
ば該負蘭が配置１ｌｓｌ長の長いラインであった９する
とその配−に起因する寄生容量は大きな値を持つものと
なり、大きな充電電流を前記負荷トランジスタ１１が供
給しなければならなくなる。このような大電流負荷トラ
ンジスタＶＣおいてはそのゲート幅を大とするのが常で
あることから、既述のとおり、駆動トランジスタ１２が
オンしたときの大きなリークを流か問題となる。
ｉ１０を基本形とした低消費電力の大垣横集積―場１ｇ
ｉ路が実視された。ところが、七の低消費電力化ｔ−＠
書する一つの問題が生じて龜た。これはトランジスタ回
路１０に接続すべき負ｆｊＫ関係し、ａ述の如く１例え
ば該負蘭が配置１ｌｓｌ長の長いラインであった９する
とその配−に起因する寄生容量は大きな値を持つものと
なり、大きな充電電流を前記負荷トランジスタ１１が供
給しなければならなくなる。このような大電流負荷トラ
ンジスタＶＣおいてはそのゲート幅を大とするのが常で
あることから、既述のとおり、駆動トランジスタ１２が
オンしたときの大きなリークを流か問題となる。
そこで本発明は、そのような大電流負荷トランジスタに
つ論ては特に、Ｄ形ＭＯ８ではなくＥ形ＭＯ８を用いる
ものとする。ｉ！２図は本発明において提案するプッシ
ュプル形のトランジスタ回路の基本形を示す回路図でめ
る。不一において、征目すべきことは、該トランジスタ
回路２０が大きな負１′７７ＣＬ（例えば配線長の長い
ライン２２ の畜生容ｉ）に出力（ＪＬＪＴを送出すべ
きときは、その負荷トランジスタ２１をＥ形ＭＯ８で形
成することとする。Ｅ形ＭＯ８のトランジスタ２１を導
入したことにより、そのしきｖｓ値電圧Ｖｔｈが正であ
ることから１ＭＡ動トランジスタ１２がオン（ＩＮコ１
Ｈ”、 ＩＮ＝”Ｌ”）のとき、Ｅ形Ｏ）トランジス
タ２１［完全にオフになり、−切のリーク電流を許名な
い。この喪め、大容量のＥ形トランジス！２１のゲート
幅を自由に広けても構わないことになり、駆動トランジ
スタがオフとなり負荷トランジスタがオ／となりＣＬへ
の充電電流を供給するときには負荷ＣＬに十分な充電電
流が供給されることになる。
つ論ては特に、Ｄ形ＭＯ８ではなくＥ形ＭＯ８を用いる
ものとする。ｉ！２図は本発明において提案するプッシ
ュプル形のトランジスタ回路の基本形を示す回路図でめ
る。不一において、征目すべきことは、該トランジスタ
回路２０が大きな負１′７７ＣＬ（例えば配線長の長い
ライン２２ の畜生容ｉ）に出力（ＪＬＪＴを送出すべ
きときは、その負荷トランジスタ２１をＥ形ＭＯ８で形
成することとする。Ｅ形ＭＯ８のトランジスタ２１を導
入したことにより、そのしきｖｓ値電圧Ｖｔｈが正であ
ることから１ＭＡ動トランジスタ１２がオン（ＩＮコ１
Ｈ”、 ＩＮ＝”Ｌ”）のとき、Ｅ形Ｏ）トランジス
タ２１［完全にオフになり、−切のリーク電流を許名な
い。この喪め、大容量のＥ形トランジス！２１のゲート
幅を自由に広けても構わないことになり、駆動トランジ
スタがオフとなり負荷トランジスタがオ／となりＣＬへ
の充電電流を供給するときには負荷ＣＬに十分な充電電
流が供給されることになる。
第３図は本発明に基づく大規模集積論理回路内の一部分
を採り出して示す論ｍ図であり、全く任意の一例を−け
た。本ｔＩＩＪにおいて、負荷ｃＬとライン２２は編２
図に示したとおりである。２人力ＮＯＲゲート３１と２
人力ＮＯＲゲート３２とインバータ３３が４ｆ：Ｌ、、
ＮＯＲゲート３１Ｆｉ出力ＯＵＴ、をライン２２へ送出
してｈる。そのＮＯＲゲー）３１の入力はＮＯＲゲート
３２から出力０ＩＪＴｄとインバータ３３からの出力０
ＬＪＴｅであｐ、そのＮＯＲゲート３２紘２人力 ＩＮ
、とＩＮｉを受信し、又、インバー／３３は入力ＩＮｅ
を受信している。本図の場合、大電流負荷トランジスタ
を内翼すべきＮＯＲゲート３１としては特に本発明に係
る第２図のプツシ凰プル形トランジスタ回路２０で組み
立てる必要がある。ただし、池の素子３２および３３に
つｈては＠１図に示したＤ形負荷トランジスタ１１を含
むトランジスタ回路１０で組み立てれば十分である。
を採り出して示す論ｍ図であり、全く任意の一例を−け
た。本ｔＩＩＪにおいて、負荷ｃＬとライン２２は編２
図に示したとおりである。２人力ＮＯＲゲート３１と２
人力ＮＯＲゲート３２とインバータ３３が４ｆ：Ｌ、、
ＮＯＲゲート３１Ｆｉ出力ＯＵＴ、をライン２２へ送出
してｈる。そのＮＯＲゲー）３１の入力はＮＯＲゲート
３２から出力０ＩＪＴｄとインバータ３３からの出力０
ＬＪＴｅであｐ、そのＮＯＲゲート３２紘２人力 ＩＮ
、とＩＮｉを受信し、又、インバー／３３は入力ＩＮｅ
を受信している。本図の場合、大電流負荷トランジスタ
を内翼すべきＮＯＲゲート３１としては特に本発明に係
る第２図のプツシ凰プル形トランジスタ回路２０で組み
立てる必要がある。ただし、池の素子３２および３３に
つｈては＠１図に示したＤ形負荷トランジスタ１１を含
むトランジスタ回路１０で組み立てれば十分である。
なお、第２図のプツシ為プル形トランジスタ回路２０を
導入するときは論理レベルの変化に圧意する必要がある
。すｌわらトランジスタ回路２０の出力ＯＵＴは、−理
“１１”の場も、第１図の場合のｊうにＯＵＴ ＝ Ｖ
とｌｄ＆うｆ、 ０ＬＪＴ＝ＶＤＤ−Ｄ Ｖｔｈ となることである。これはトランジスタ２１と
してＥ形ＭＯ８を用いたことによる必然の結果である。
導入するときは論理レベルの変化に圧意する必要がある
。すｌわらトランジスタ回路２０の出力ＯＵＴは、−理
“１１”の場も、第１図の場合のｊうにＯＵＴ ＝ Ｖ
とｌｄ＆うｆ、 ０ＬＪＴ＝ＶＤＤ−Ｄ Ｖｔｈ となることである。これはトランジスタ２１と
してＥ形ＭＯ８を用いたことによる必然の結果である。
このようなレベルの祷らた論理＠Ｈ′″を後段論理ゲー
トに次々と送り込むと１次第にＨレベルが下がりり藝に
は１魂のレベルの論理＠Ｈｗを維持することができなく
なる。津に、トランジスタ２１が助役よシ入力酉を受１
ｊる場合におかても、その人力ＩＮのレベルは、論理１
Ｈ”のとき＝ ｖＤＤになって藝ることを要する。もし
、その人力ＩＮが仮ｐにｖＤＤ −ｖａ （Ｖａ＞Ｏ）
で入ってくれば、その出力ＯＵＴはｖＤＤ−ｖａ−
ｖ、。に彦って１図定より低回レベルの論理＝）ｉ”
’ｉ＃出力してしまうからである。このような不都合が
同時に発生してしまうので、トランジスタ回路２０を用
いる部分でＶｉ−ｔの前段ケートおよび後段ゲートと共
に、論理レベルに落ち込みのない、トランジスタ回路１
０（第１図）を基本形とするゲートを併設するのが好ま
しｈｏ 第４図は第３図の論理回路を第１図のトランジスタ回路
ｌＯと組２図のトランジスタ回路２０を基本形として組
み立てた場合の実現例を示す篩路図である。なお、本図
のＭ線を砿祭することによシ、前述した。既提案のブツ
シュグル形トランジスタ回路の構成手法が理解される。
トに次々と送り込むと１次第にＨレベルが下がりり藝に
は１魂のレベルの論理＠Ｈｗを維持することができなく
なる。津に、トランジスタ２１が助役よシ入力酉を受１
ｊる場合におかても、その人力ＩＮのレベルは、論理１
Ｈ”のとき＝ ｖＤＤになって藝ることを要する。もし
、その人力ＩＮが仮ｐにｖＤＤ −ｖａ （Ｖａ＞Ｏ）
で入ってくれば、その出力ＯＵＴはｖＤＤ−ｖａ−
ｖ、。に彦って１図定より低回レベルの論理＝）ｉ”
’ｉ＃出力してしまうからである。このような不都合が
同時に発生してしまうので、トランジスタ回路２０を用
いる部分でＶｉ−ｔの前段ケートおよび後段ゲートと共
に、論理レベルに落ち込みのない、トランジスタ回路１
０（第１図）を基本形とするゲートを併設するのが好ま
しｈｏ 第４図は第３図の論理回路を第１図のトランジスタ回路
ｌＯと組２図のトランジスタ回路２０を基本形として組
み立てた場合の実現例を示す篩路図である。なお、本図
のＭ線を砿祭することによシ、前述した。既提案のブツ
シュグル形トランジスタ回路の構成手法が理解される。
つまり１ｗ、１図ならびに［２図の人力Ｉ？ｌ、−よび
ＩＮとしてこれらを意識的に生成して行くのではｌ〈、
当該論壇ゲート群近傍の中から適当なレベル拾り出して
制用するのである。
ＩＮとしてこれらを意識的に生成して行くのではｌ〈、
当該論壇ゲート群近傍の中から適当なレベル拾り出して
制用するのである。
８４図にお匹で、３１．３２および３３は既に第３図で
示した論理ゲートに対応する。父、筒２図の谷部の入力
ＩＮ、 ＩＮ、・・・ 出方ＯＵＴ、・・・等も本図中
の対応する部分に示されている。本発明の趣旨としてｄ
三目丁べきことは、ＮＯＲゲート３１がＥ形負葡トラン
ジスタ４１．４２および４３ ｆ：官んで構成δれるこ
とであり、これにより大容量負荷ＣＬに対処してｈる。
示した論理ゲートに対応する。父、筒２図の谷部の入力
ＩＮ、 ＩＮ、・・・ 出方ＯＵＴ、・・・等も本図中
の対応する部分に示されている。本発明の趣旨としてｄ
三目丁べきことは、ＮＯＲゲート３１がＥ形負葡トラン
ジスタ４１．４２および４３ ｆ：官んで構成δれるこ
とであり、これにより大容量負荷ＣＬに対処してｈる。
その他のケートの貴命トランジスタ４４．４５ならびに
４６等はめずれも、第１図のトランジスタ回路１ｏを基
本形にするからＤ形ＭＯ８からなる。七の池、駆動トラ
ンジスタ５１．５２ならびに５３，５４． 石らに５
５はｈずれもＥ形ＭｏＳで形成する。
４６等はめずれも、第１図のトランジスタ回路１ｏを基
本形にするからＤ形ＭＯ８からなる。七の池、駆動トラ
ンジスタ５１．５２ならびに５３，５４． 石らに５
５はｈずれもＥ形ＭｏＳで形成する。
論理ゲート３１．３２のようＶＣ２人力形式のものでは
、負荷トランジスタおよび駆動トランジスタが２つずつ
附になって＾る。然し崗珈ゲ２ト３１については、負耐
トランシスメが４１．４２の他に４３と３つもあるのは
、該論理ゲート３１０入力となる出力０ＵＴｄが単純に
入手できなかったからである。
、負荷トランジスタおよび駆動トランジスタが２つずつ
附になって＾る。然し崗珈ゲ２ト３１については、負耐
トランシスメが４１．４２の他に４３と３つもあるのは
、該論理ゲート３１０入力となる出力０ＵＴｄが単純に
入手できなかったからである。
以上説明したように本発明によれば消費電力を極力抑え
ることのできる大現横果極−理回路が実現逃れる。
ることのできる大現横果極−理回路が実現逃れる。
第１図は本発明を前提として採用される既提案に係るプ
ッシュプル形トランジスタ（ロ）路の基本形を示す回路
図、第２図は木兄ψ」において提案するプツシ、プル形
のトランジスタ回路の基本形を示す回路図、籐３図は本
発明に基づく大規模集積−塩回路円の一部分を採り出し
て示す論理図、第４図は第３図の論理回路を縞１図のト
ランジスタ回路ｌＯと８ｇ２図のトランジスタ回に′δ
２０を基本形として組み立てた場合の実現例を示す回路
図である。 １０・・・既提案のプツシニブル形トランジスタ回路１
１・・・Ｄ形負荷トランジスタ １２・・・Ｅ形負荷トランジスタ ２０・・・本発明に係るプツシニゲル形トランジスタ回
路２１・・・Ｅ形負荷トランジスタ ＣＬ・・・大容量貴命 第１図 Ｖｏｏ １０ 第２図 ０
ッシュプル形トランジスタ（ロ）路の基本形を示す回路
図、第２図は木兄ψ」において提案するプツシ、プル形
のトランジスタ回路の基本形を示す回路図、籐３図は本
発明に基づく大規模集積−塩回路円の一部分を採り出し
て示す論理図、第４図は第３図の論理回路を縞１図のト
ランジスタ回路ｌＯと８ｇ２図のトランジスタ回に′δ
２０を基本形として組み立てた場合の実現例を示す回路
図である。 １０・・・既提案のプツシニブル形トランジスタ回路１
１・・・Ｄ形負荷トランジスタ １２・・・Ｅ形負荷トランジスタ ２０・・・本発明に係るプツシニゲル形トランジスタ回
路２１・・・Ｅ形負荷トランジスタ ＣＬ・・・大容量貴命 第１図 Ｖｏｏ １０ 第２図 ０
Claims (1)
- 【特許請求の範囲】 １、直列接続された負荷トランジスタおよびエンハンス
メント形駆動トランジスタを電源およびアース間に接続
してなるプツシ為プル形トランジスタ回路を基本形回路
としてこれを多数個Ｉｌｌみ合わせてなる大規模集積論
理回路において。 前記負荷トランジスタがデグレーシ１ン形トランジスタ
からなる＃！１のプツシ島プル形トランジスタ回路の膵
の中に前記負荷トランジスタがエンハンスメント形トラ
ンジスタからなる第２のプツシ、プル形トランジスタ回
路を含１せることｔ−６黴とする大規模集積ｍ堤回路。 ２、 ｍｔｌ紀プツシ島プル形トランジスタ回路に接
続すべきｊＩＵ麹が大負荷容量の場合に前記第２のプツ
シ島プル形かランジス１回路を充当せしめる特許請求の
範囲第１項に記載の大規模集積論理回路。 ３、前記鯖２のプツシ島プル形トランジス／Ｉｉ＞１路
の前段および後段にＭｉ絖すべきプツシ、プル形トラン
ジスタ回路は＠１第１０グッシ、プル形トランジスタ回
路とする％ｆｆ請求の範囲第１項に記載の大規模集積論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155095A JPS5856530A (ja) | 1981-09-30 | 1981-09-30 | 大規模集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155095A JPS5856530A (ja) | 1981-09-30 | 1981-09-30 | 大規模集積論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856530A true JPS5856530A (ja) | 1983-04-04 |
Family
ID=15598517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155095A Pending JPS5856530A (ja) | 1981-09-30 | 1981-09-30 | 大規模集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856530A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0441714A (ja) * | 1990-06-06 | 1992-02-12 | Kuraray Co Ltd | ポリウレタンウレア弾性繊維 |
| JPH0441715A (ja) * | 1990-06-06 | 1992-02-12 | Kuraray Co Ltd | 伸度の大きいポリウレタンウレア弾性繊維 |
| US5801551A (en) * | 1996-08-01 | 1998-09-01 | Advanced Micro Devices, Inc. | Depletion mode pass gates with controlling decoder and negative power supply for a programmable logic device |
-
1981
- 1981-09-30 JP JP56155095A patent/JPS5856530A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0441714A (ja) * | 1990-06-06 | 1992-02-12 | Kuraray Co Ltd | ポリウレタンウレア弾性繊維 |
| JPH0441715A (ja) * | 1990-06-06 | 1992-02-12 | Kuraray Co Ltd | 伸度の大きいポリウレタンウレア弾性繊維 |
| US5801551A (en) * | 1996-08-01 | 1998-09-01 | Advanced Micro Devices, Inc. | Depletion mode pass gates with controlling decoder and negative power supply for a programmable logic device |
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