JPS5856981B2 - プログラマブル読出専用半導体記憶回路装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、プログラマブル読出専用半導体記憶素子を用
いたプログラマブル読出専用半導体記憶回路装置に関す
る。

プログラマブル読出専用半導体記憶素子（以下簡単のた
めプログラマブル記憶素子と称す）トシて、従来、第１
図に示す、次の構成を有するものが提案されている。

すなわち、例えばＰ型の単結晶半導体基体１上に、エピ
タキシャル成長によってＮ型の単結晶半導体層２が形成
されている構成の単結晶半導体基板３を有し、その半導
体層２内に、その主面４側から、ＰＮ接合５を形成する
ように、Ｐ型の単結晶半導体領域６が形成されている。

一方、その領域６内に、主面４側から、他のＰＮ接合７
を形成するように、Ｎ生型の単結晶半導体領域８が形成
されている。

また、基板３０半導体層２の主面４上に、例えばアルミ
ニウムでなる導電性層９が、領域８と連結して形成され
、また、半導体層２と連結している同様に例えばアルミ
ニウムでなる導電性層１０（図示せず）が形成されてい
る。

なお、１１はＮ生型の埋込領域、１２は素子間分離用の
Ｐ型の半導体領域、１３は絶縁層を示す。

以上が、従来提案されているプログラマブル記憶素子の
構成である。

このような構成によれば、導電性層９及び１０間に、Ｐ
Ｎ接合７の降伏電圧以上の電圧を与えない限り、導電性
層９及び１０間が、２値表示で例えば「１」としての高
抵抗状態を呈しているが、このような状態から、導電性
層９及び１０間に、ＰＮ接合の降伏電圧以上の電圧を与
えれば、半導体層２、領域６及び８、導電性層９及び１
０を通って電流が流れ、これに基すき、ＰＮ接合７の位
置に発熱が生じて、導電性層９が溶融し、その溶融金属
が、領域６及び８内に入って、その領域６及び８内に、
溶融金属で構成している金属と、領域６及び８を構成し
ている半導体とによる共晶合金でなる領域が形成され、
よって、導電性層９及び１０間が、２値表示で「０」と
しての低抵抗状態にプログラムされる。

しかしながら、このようなプログラマブル記憶素子の場
合、領域６及び８に共晶合金でなる領域が形成されるこ
とによって始めて、プログラムが行なわれ、そして、そ
のためには、半導体層２、領域６及び８、導電性層９及
び１０を通って流れる電流が十分大であることが必要で
ある。

従って、上述した従来のプログラマブル記憶素子は、そ
のプログラムに大きな電流を必要とし、また、そのこと
は、半導体層２が半導体基体１に連接しているので、Ｐ
Ｎ接合７の位置で生ずる熱が、半導体基体１に放散され
易いから、尚更である、という欠点を有していた。

また、従来、第２図に示す、次の構成を有するフログラ
マプル記憶素子も提案されている。

すなわち、例えばＰ型の単結晶半導体基体２１上にエピ
タキシャル成長によってＮ型の単結晶半導体層２２が形
成されている構成の単結晶半導体基板２３を有し、その
半導体層２２内に、その主面２４側から、ＰＮ接合２５
を形成するように、Ｐ型の単結晶半導体領域２６が形成
されている。

また、基板２３０半導体層２２の主面２４上に、半導体
層２２と連結している導電性層２７（図示せず）が形成
され、また、絶縁層２８を介して、多結晶半導体層２９
が配され、さらに、絶縁層２８を介して、半導体領域２
６及び半導体層２９の一端に連結してそれ等間に延長し
ている導電性層３０が形成され、なおさらに、絶縁層２
８を介して、半導体層２９の他端と連結して延長してい
る導電性層３１が形成されている。

なお、３２はＮ生型の埋込領域、３３は素子間分離用の
Ｐ型の半導体領域を示す。

以上が、従来提案されている他のプログラマブル記憶素
子の構成である。

このような構成によれば、半導体層２２及び半導体領域
２６を含んで、ダイオードＤが構成されている。

また、多結晶半導体層２９、及び導電性層３０及び３１
を含んで、導電性層３０及び３１を通じて、半導体層２
９が溶断し得るに十分な発熱が得られるに十分な犬なる
電流を通じない限り、導電性層２９及び３０間が、２値
表示で例えば「０」としての低抵抗状態を呈しているが
、このような状態から、多結晶半導体層２９に、導電性
層３０及び３１を通じて、その半導体層２９が溶断し得
るに十分な発熱が得られるに十分な大なる電流を通じれ
ば、その多結晶半導体層２９が溶断して、導電性層３０
及び３１間が、２値表示で「１」としての高抵抗状態に
プログラムされ、且つダイオードＤと直列関係に接続さ
れているプログラマブル記憶素子本体Ｅが構成されてい
る。

しかしながら、このようなプログラマブル記憶素子の場
合、多結晶半導体層２９が溶断されることによって始め
てプログラムされ、そしてそのために、ダイオードＤを
介して多結晶半導体層２９を通って流れる電流が、十分
大であるのを必要とする。

よって、第２図に示す従来のプログラマブル記憶素子も
また、第１図の場合と同様に、プログラムに大なる電流
を必要とする、という欠点を有していた。

よって、本発明は、上述した欠点のない新規なプログラ
マブル記憶素子を用いた、新規なプログラマブル読出専
用半導体記憶回路装置を提案するもので、以下、詳述す
るところから明らかとなるであろう。

第３図は、本発明によるプログラマブル読出専用半導体
記憶回路装置（以下簡単のためプログラマブル記憶回路
と称する）に適用し得る、プログラマブル記憶素子の一
例を示し、次に述べる構成を有する。

すなわち、例えばシリコンでなる単結晶半導体基体３１
上に、熱伝導率の小なる例えばシリコン酸化物でなる絶
縁層３２（実際上、このような絶縁層３２は、単結晶半
導体基体３１の主面に対する熱酸化処理によって形成さ
れる）が形成されている構成の基板３３を有する。

然して、その基板３３の・絶縁層３２の主面３４上ニ、
例えばシリコンでなる例えばＮ 生型の多結晶乃至非晶
質半導体領域３５と、その領域３５とＰＮ接合３６を形
成するように連接している同様にシリコンでなるＰ型の
多結晶乃至非晶質半導体領域３７と、その領域３７と他
のＰＮ接合３Ｂを形成するように領域３５とは反対側に
おいて連接している同様にシリコンでなるＮ生型の多結
晶乃至非晶質半導体領域３９とが並置して配されている
。

実際上、領域３５，３７及び３９は、基板３３の絶縁層
３２上に、気相成長法によって、不純物のドープされて
いない半導体層を堆積して形成し、次に、その半導体層
内に、Ｐ型不純物及びＮ型不純物のイオン打込処理を行
うことによって形成されるもので、領域３７は、例えば
ボロンのイオン打込処理によって１０” 〜１０１３ａ
ｔｏｍ／ｃｄの不純物濃度を有するものとして、また、
領域３５及び３９は、例えば砒素のイオン打込処理によ
って１０２０〜１１０２ａｔｏ／ｃｄノ高不純物濃度を
有するものとして形成される。

また、基板３３の絶縁層３２の主面３４上に、熱伝導率
の小さな例えばシリコン酸化物でなる絶縁層４０が、領
域３５．３７及び３９を覆って配されている。

この絶縁層４０は所謂ＣＶＤ法によって形成される。

一方、絶縁層４０に、領域３５を外部に臨ませる窓４１
と、領域３９を外部に臨ませる窓４２とが形成され、然
して、絶縁層４０上に、窓４１及び４２をそれぞれ通じ
て、領域３５及び３９にそれぞれ連結している例えばア
ル□ニウムでなる導電性層４３及び４４が形成されてい
る。

以上が、本発明によるプログラマブル記憶回路に適用し
得るプログラマブル記憶素子の一例構成である、 このようなプログラマブル記憶素子の構成によれば、そ
れが全体として２端子Ｎ十ＰＮ十型半導体素子の構成を
有しているので、導電性層４３及び４４間でみて、第４
図の曲線４５で示すように、導電性層４３及び４４間の
電圧Ｖを徐々に犬として、その値がＶＢとなるまでにお
いてＬ接合３６及び３８が破壊されないので１００以上
の高抵抗特性を呈するが、ＶＢに達すれば、電圧Ｖによ
って逆方向にバイアスされる接合３６及び３８の何れか
一方例えば接合３６が降伏し、負性抵抗特性を有する電
圧Ｖ対電流Ｉ特性を呈し、このため、領域３５，３７及
び３９、及び導電性層４３及び４４を通って電流が流れ
、これにもとすき、接合３６の位置に発熱が生じ、よっ
て、領域３５に高濃度に含まれている不純物が、領域３
７に導入し、次で領域３９に達し、その結果、接合３６
及び３８の双方が破壊されたことになるという機構で、
第４図の曲線４６に示すような、電圧Ｖ対電施工特性を
呈することになる。

従って、導電性層４３及び４４間に、電圧■を値ＶＢ以
上の値で印加せしめない限り、導電性層４３及び４４間
が、２値表示で例えば「１」としての高抵抗状態を呈し
ているが、この状態から、導電性層４３及び４４間に電
圧Ｖを、ＶＢ以上の値で印加させれば、導電性層４３及
び４４間が、第４図の曲線４６で示すように、２値表示
で例えば「０」としての低抵抗状態にプログラムされる
。

ヨッテ、第３図に示す本発明によるプログラマブル記憶
回路に適用し得るプログラマブル記憶素子によれば、プ
ログラマブル記憶素子としての機能を呈する。

ところで、そのプログラムは、接合３６及び３８の破壊
によって得られ、そしてその破壊＆ち接合３６（または
３８）に、それを破壊し得る電圧が印加されることによ
ってその接合３６（または３８）が破壊し、これによっ
て領域３５．３７及び３９、及び導電性層４３及び４４
を通って電流が流れ、このため、接合３６（または３８
）の位置に発熱が生じ、その結果、領域３５（または３
９）の不純物が領域３７に導入し、次で領域３５（また
は３９）に達するという機構でなされる。

従って、プログラムに、領域３５，３７及び３９、及び
導電性層４３及び４４を通って流れる電流が必要であっ
ても、その電流は、第１図及び第２図の場合においてプ
ログラムを得る場合に比し、格段的に小で良い。

このことは、領域３５，３７及び３９が、導電性層４３
及び４４が連結される位置を除いて、絶縁層３２及び４
０による熱伝導率の小なる絶縁層で覆われ、従って接合
３６（または３８）の位置に発生する熱が、不必要に外
部に放散しないこと、及び領域３５（または３９）から
領域３７に入り、次で領域３９（または３５）に達する
不純物の拡散が、領域３５．３７及び３９が多結晶乃至
非晶質であることのため容易であることの理由で、尚更
である。

よって、上述した本発明によるプログラマブル記憶回路
に適用し得るプログラマブル記憶素子によれば、小なる
電流でプログラムを得ることのできる、という大なる特
徴を有する。

なお、上述においては、領域３５，３７及び３９が、基
板３３の絶縁層３２の主面３４上に並置して配されてな
る構成のプログラマブル記憶素子の一例を述べた。

しかしながら、第５図に示すように、第３図との対応部
分に同一符号を付して詳細説明は省略するが、第３図で
上述した構成において、その領域３５．３７及び３９が
、絶縁層３２の主面３４上に、それらの順に順次積層し
て配されていることを除いて、第４図の場合と同様の構
成を、本発明によるプログラマブル記憶回路に適用し得
るプログラマブル記憶素子の他の例とすることもできる
。

また、第６図に示すように、第５図との対応部分に同一
符号を付して詳細説明は省略するが、第５図で上述した
構成において、その領域３９が省略され、そして領域３
５及び３７が、絶縁層３２の主面３４上に、それらの順
に順次積層して配され、領域３７に導電性層４３が連結
していることを除いて、第５図の場合と同様の構成を、
本発明によるプログラマブル記憶回路に適用し得るプロ
グラマブル記憶素子のさらに他の例とすることもできる
。

さらに、図示しないが、第３図で上述した構成において
、その領域３９が省略され、しかしながら、領域３７に
導電性層４３が連結されていることを除いて、第３図の
場合と同様の構成を、本発明によるプログラマブル記憶
回路に適用し得るプログラマブル記憶素子のさらに他の
一例とすることもできる。

なおさらに、上述した「Ｎ生型」を「Ｐ生型」、「Ｐ型
」を「Ｎ型」と読み替えた構成を、本発明によるプログ
ラマブル記憶回路に適用し得るプログラマブル記憶素子
の他の例とすることもできる。

以上で、本発明によるプログラマブル記憶回路に適用し
得るプログラマブル記憶素子が明らかとなったが、次に
上述したプログラマブル記憶素子を使用した、本発明に
よるプログラマブル記憶回路につき述べるよう。

第７図は、本発明によるプログラマブル記憶回路の一例
を示し、次に述べる構成を有する。

すなわち、例えばシリコンでなるＰ型の単結晶半導体基
板５１を有し、その基板５１内に、その主面５２側から
Ｎ型の単結晶半導体領域５３及び５４が形成されている
。

また、基板５１の主面５２上に、領域５３及び５４を取
囲むように延長している、例えば基板５１の主面５２に
対する熱酸化処理によって形成された例えばシリコン酸
化物でなる比較的厚い熱伝導率の小なる絶縁層５５が形
成されている。

さらに、基板５１の主面５２上に、領域５３及び５４間
において、比較的薄い絶縁層５６を介して、例えば導電
性の付与された多結晶シリコンでなる導電性層５７が形
成されている。

なおさらに、基板５１の主面５２上に、絶縁層５５を介
して、領域５４上にこれと連結して延長シテいる第３図
で上述したプログラマブル記憶素子の領域３５と同様の
Ｎ生型の多結晶乃至非晶質半導体領域５８が形成されて
いる。

また領域５８と、第３図のＰＮ接合３６に対応している
ＰＮ接合５９を形成するように、領域５４側とは反対側
で連接して延長している、第３図の領域３７と同様のＰ
型の多結晶乃至非晶質半導体領域６０が形成されている
。

さらに領域６０と、第３図のＰＮ接合３８に対応してい
るＰＮ接合６１を形成するように、領域５８とは反対側
で連接して延長している、同様に第３図の領域３９と同
様のＮ生型の多結晶乃至非晶質半導体領域６２が形成さ
れている。

また、基板５１上に、第３図の絶縁層４０と同様の熱伝
導率の小さな絶縁層６３が、絶縁層５６及び導電性層５
７、及び領域５８．６０及び６２を覆って形成されてい
る。

一方、絶縁層６３に、領域５３及び領域６２をそれぞれ
外部に臨ませる窓６４及び６５が穿設され、しかして、
絶縁層６３上に、窓６４及び６５を通じて、それぞれ領
域５３及び６２に連結して延長している導電性層６６及
び６７が形成されている。

以上が、本発明によるプログラマブル記憶回路装置の一
例構成である。

このような構成によれば、基板５１、領域５３及び５４
、絶縁層５６及び導電性層５７によって、領域５３及び
５４をそれぞれソース（またはドレイン）領域′及びド
レイン（またはソース）領域、基板５１の領域５３及び
５４間の領域をチャンネル領域、絶縁層５６をゲート絶
縁層、導電性層５７をゲート電極５ＴとしているＭＩＳ
電界電界効果トランジスタン成されている。

また、領域５８．６０及び６２が、第３図のプログラマ
ブル記憶素子の領域３５．３７及び３９と同様であるの
で、それらによって、第３図のプログラマブル記憶素子
と同様のプログラマブル記憶素子Ｑが構成されている。

さらに、ＭＩＳ電界電界効果トランジスタンース（また
はドレイン）領域としての領域５３が導電性層６６に、
また、プログラマブル記憶素子Ｑを構成している領域５
８がトランジスタＴのドレイン（またはソース）領域と
しての領域５４に、さらに、領域６２が導電性層６７に
連結されいているので、導電性層６６及び６７間に、ト
ランジスタＴ及び記憶素子Ｑが直列に接続されている。

従って、トランジスタＴを構成している導電性層５７（
ゲート電極）に、所要の電圧を与えれば、基板５１の領
域５３及び５４間に、Ｎ型チャンネルが形成されて領域
５３及び５４間が導通状態となり、よって、導電性層６
６が、トランジスタＴを通じて、記憶素子Ｑを構成して
いる領域５８に連結されたことになって、記憶素子Ｑが
選択すしたこととなる。

また、このように記憶素子Ｑが選択された状態になれば
、記憶素子Ｑが、詳細説明は省略するが、第３図で上述
した記憶素子の場合と同様に、導電性層６６及び６７間
に、第３図で上述した値ＶＢに対応する値以上の値を有
する電圧な印加せしめない限り、導電性層６６及び６７
間が２値表示で例えば「１」としての高抵抗状態を呈し
ているが、このような状態から、導電性層６６及び６７
間に、値ＶＢに対応する値以上の値を有する電圧な印加
せしめれば、導電性層６６及び６７が低抵抗状態にプロ
グラムされる。

よって、第１図に示す本発明によるプログラマブル記憶
回路によれば、記憶素子Ｑでプログラムされるという態
様で、プログラムされる、というプログラマブル記憶回
路装置としての機能を呈する。

そして、そのプログラムが、第３図に示すプログラマブ
ル記憶素子と同様の記憶素子Ｑを用いてなされるので、
そのプログラムを小なる電流で行うことができる、とい
う特徴を有する。

また、このような特徴あるプログラマブル記憶回路装置
としての機能が、１つのＭＩＳ電界電界効果トランジス
タン第３図で上述したプログラマブル記憶素子と同様の
１つのプログラマブル記憶素子Ｑとの直列回路によって
得られるという、簡単な構成で得られる、という特徴を
有する。

さらに、第７図に示す本発明によるプログラマブル記憶
回路によれば、ＭＩＳ電界トランジスタＴと、プログラ
マブル記憶素子Ｑとの組み合せでなり、プログラマブル
記憶素子Ｑが、多結晶乃至非晶質半導体で構成され、Ｍ
ＩＳ電界電界効果トランジスタンートと、プログラマブ
ル記憶素子Ｑとが、ともに、多結晶乃至非晶質半導体で
構成されている構成を有する。

このため、ＭＩＳ電界効果トランジスタＴ自体、バイポ
ーラトランジスタに比し、高密度に集積化された構成に
、容易に製造することができ、また、プログラマブル記
憶素子Ｑ自体も、多結晶乃至非晶質半導体で容易に製造
することができ、しかも、ＭＩＳ電界電界効果トランジ
スタンートと、プログラマブル記憶素子Ｑとが、同じ多
結晶乃至非晶負半導体で構成されているので、それらを
、それらに共通の多結晶乃至非晶質半導体層から容易に
製造することができる。

また、ＭＩＳ電界効果トランジスタＴ自体、バイポーラ
トランジスタに比し、小さな電流しか扱えないが、プロ
グラマブル記憶素子Ｑが、多結晶乃至非晶質半導体で構
成されているから、小さな電流でプログラムされ、従っ
て、ＭＩＳ電界電界効果トランジスタグプログラマブル
記憶素子Ｑとの組み合せによって、小さな電流でプログ
ラマブル記憶回路としての機能を達成することができる
。

従って、ＭＩＳ電界電界効果トランジスタグプログラマ
ブル記憶素子Ｑとの組み合せによって、小さな電流でプ
ログラムをすることができることと、容易に高密度に集
積化して製造することができることとを同時に満足する
という効果上の特徴を有する。

因みに、ＭＩＳ電界電界効果トランジスタグバイポーラ
トランジスタに代えた構成をとすることもできるが、こ
の場合は、バイポーラトランジスタを用いること自体、
ＭＩＳ電界効果トランジスタを用いる場合に比し、高密
度に集積化して製造することが容易であるとは言えず、
また、バイポーラトランジスタの一部を、本発明によっ
てＭＩＳ電界電界効果トランジスタグートをプログラマ
ブル記憶素子と同じ多結晶乃至非晶質半導体で構成する
というように、プログラマブル記憶素子と同じ材料で構
成することができないので、プログラマブル記憶回路を
、容易に製造することができるとは言えないものである
。

なお、第７図に示す本発明によるプログラマフル記憶回
路の実施例の場合、ＭＩＳ電界電界効果トランジスタグ
プログラマブル記憶素子Ｑとの直列回路が、記憶素子Ｑ
を構成している領域５Ｂが、直列回路を構成するための
導電性層を兼ねた態様で構成されているという極めて簡
易な構成で得られる、という特徴を有する。

また、上述においては、プログラマブル記憶素子Ｑが、
第３図で上述したと同様のプログラマブル記憶素子であ
る場合の本発明によるプログラマブル記憶回路の一例を
述べた。

しかしながら、図示詳細説明は省略するが、第７図で上
述した構成において、その記憶素子Ｑを、第５図または
第６図で上述したと同様のプログラマブル記憶素子に置
換したことを除いて、第７図の場合と同様の構成を、本
発明によるプログラマブル記憶回路の他の例とすること
もできる。

また、第７図で上述した構成において、その記憶素子Ｑ
の領域６２が省略され、しかしながら、領域６０に導電
性層６７が連結されていることを除いて、第７図の場合
と同様の構成を、本発明によるプログラマブル記憶回路
の更に他の例とすることもできる。

その他、本発明の精神を脱することなしに、種種の変型
、変更をなし得るであろう。

以上で、本発明によるプログラマブル記憶回路が明らか
となった。

次に、そのプログラマブル記憶回路を用いたプログラマ
ブル続出専用記憶回路装置を述べよう。

第８図はその一例を示し、次に述べる構成を有する。

すなわち、複数ｎ本の行選択線Ｘ１．Ｘ２・・・・・・
・・・Ｘｎと、複数ｍ本の列選択線Ｙ１．Ｙ２・・・・
・・・・・Ｙｍとを有する。

然して、行選択線Ｘｉ （ｉ＝１ 、２・・・・・・・
・・ｎ）と、列選択線Ｙｊ （ｊ＝１，２・・・・−・
・・ｍ）との交点に、例えば第７図で上述した本発明に
よるプログラマブル記憶回路の一例（これを全体として
Ｍｉｊとする）が、その導電性層６７を行選択線Ｘｉに
、導電性層５Ｔを列選択線Ｙｊに接続している関係で配
されている。

また、プログラマブル記憶回路Ｍ１１〜Ｍ１ｍ。

鳩□〜Ｍ２ｍ・・・−・・・−・Ｍｎ１〜Ｍ ｎｍの導
電性層６６が、それ等に共通の電源端子８１に接続され
ている。

さらに、行選択線Ｘｉの一端が、ゲートをプログラム用
行選択信号端子ＡＸｉに接続しているＭＩＳ電界効果ト
ランジスタＨ１を通じて、電源端子８１と対をなす電源
端子（接地）に接続されている。

また、行選択線Ｘｉの一端が、ゲートな読出用行選択信
号端子ＢＸｉに接続しているＭＩＳ電界効果トランジス
タＧｉを通じて、トランジスタＧｉ−Ｇｎに対して共通
の検出回路Ｋに接続されている。

以上が、本発明によるプログラマブル記憶回路を用いた
プログラマブル読出専用記憶回路装置の一例構成である
。

このような構成によれば、詳細説明は省略するが、電源
端子８１に、プログラマブル記憶回路Ｍｉｊが第１図で
上述したようにプログラムされるに十分な電圧を与え、
また、列選択線Ｙｊ及びプログラム用行選択信号端子Ａ
Ｘｉに、それぞれプログラマブル記憶回路ＭｉｊのＭＩ
Ｓ電界効果トランジスタＴ及びＭＩＳ電界効果Ｈｉがオ
ンするのに十分な電圧を与えれば、プログラマブル記憶
回路Ｍｉｊがプログラムされる。

またプログラマブル記憶回路Ｍｉｊがこのようにプログ
ラムされている状態で、電源端子８１に、プログラマブ
ル記憶回路Ｍｉｊがプログラムされることのない電圧を
与え、また、列選択線Ｙｊ及び読出声行選択信号端子Ｂ
Ｘ１に、それぞれプログラマジル記憶回路Ｍｉｊのトラ
ンジスタＴ及びトランジスタＧｉがオンするに十分な電
圧を与えれば、プログラマブル記憶回路Ｍｉｊがプログ
ラムされているので、電源端子８１からプログラマブル
記憶回路Ｍｉｊを通り、次でトランジスタＧｉを通って
検出回路Ｋに到る電流が流れ、これが、検出回路にで２
値表示で例えば「１」として検出され、その検出出力が
回路により導出されている出力端子Ｕで得られ、よって
、プログラマブル記憶回路Ｍｉｊに２値表示で「１」の
情報が記憶されていることが読み出される。

しかしながら、プログラマブル記憶回路Ｍｉｊがプログ
ラムされていない状態で、電源端子８１、選択線Ｙｊ及
びＢＸｉに、上述した読出時と同様の電圧を与えても、
プログラマブル記憶回路Ｍｉｊがプログラムされていな
いので、プログラマブル記憶回路Ｍｉｊ及びトランジス
タＧｉを通っての検出回路Ｋに到る電流は流れず、そし
て、このことが、検出回路にで２値表示で「０」として
検出され、その検出出力が出力端子Ｕで得られる。

よって、第８図に示すプログラマブル読出専用記憶回路
装置によれば、プログラマブル読出専用記憶回路装置と
しての機能が得られ、そしてそれに用いられているプロ
グラマブル記憶回路Ｍｉｊが、本発明によるプログラマ
ブル記憶回路であるので、小さな電流でプログラマブル
読出専用記憶回路装置としての機能が得らる、等の大な
る特徴を有する。

【図面の簡単な説明】

第１図及び第２図は、それぞれ従来のプログラマブル読
出専用半導体記憶素子を示す路線的断面図である。 第３図は、本発明によるプログラマブル読出専用半導体
記憶回路装置に適用し得るプログラマブル読出専用半導
体記憶素子の一例を示す路線的断面図である。 第４図は、その電圧−電流特性を示す曲線図である。 第５図及び第６図は、それぞれ本発明によるプログラマ
ブル読出専用半導体記憶回路装置に適用し得るプログラ
マブル読出専用半導体記憶素子の他の例を示す路線的断
面図である。 第７図は、プログラマブル読出専用半導体記憶素子を用
いた本発明によるプログラマブル読出専用半導体記憶回
路装置の一例を示す路線的断面図である。 第８図ヲＬ本発明によるプログラマブル読出専用半導体
記憶回路装置を用いたプログラマブル読出専用半導体記
憶回路装置の一例を示す系統図である。 ３１・・・・・・単結晶半導体気体、３２・・・−・・
絶縁層、３３・・・・・・基板、３４．５２・・・・・
・主面、３５．３７゜３９．５Ｂ、６０，６２・・・・
・・多結晶乃至非晶質半導体領域、３６．３８．５９．
６１・・・・・・ＰＮ接合、４０．５５，５６，６３・
・・・−・絶縁層、４３，４４゜５？、６６．６７・・
・−・・導電性層、５１・・・・−・単結晶半導体基板
、５３．５４・・・・・・単結晶半導体領域、Ｔ・・・
・・・・ＭＩＳ電界効果トランジスタ、Ｑ・・・−・プ
ログラマブル読出専用半導体記憶素子。

Claims (1)

1. 【特許請求の範囲】 １ 第２の導電型を有する単結晶半導体基板内に、その
   主面側から形成され、且つ上記第２の導電型とは逆の第
   １の導電型を有する第１及び第２の単結晶半導体領域と
   、 上記単結晶半導体基板の主面上に、上記第１及び第２の
   単結晶半導体領域間の領域上において、第１の絶縁層を
   介して配された導電性層と、上記単結晶基板の主面上に
   、熱伝導率の小さな第２の絶縁層を介して配され、且つ
   上記第２の単結晶半導体領域に接続されている上記第１
   の導電型を有する第１の多結晶乃至非晶質半導体領域と
   、該第１の多結晶乃至非晶質半導体領域に、ＰＮ接合を
   形成するように連接し、且つ上記第２の導電型を有する
   第２の多結晶乃至非晶質半導体領域とを少なくとも有し
   、 上記単結晶半導体基板と、上記第１及び第２の単結晶半
   導体領域と、上記第１の絶縁層と、上記導電性層とを含
   んで、ＭＩＳ電界効果トランジスタが構成され、 上記第１及び第２の多結晶乃至非晶質半導体領域を含ん
   で、 上記第１及び第２の多結晶乃至非晶質半導体領域間に、
   上記ＰＮ接合を破壊し得る電圧を与えない限り、上記第
   １及び第２の多結晶乃至非晶質半導体領域間が２値表示
   で「１」（又は「Ｏ」 ）としての高抵抗状態を呈して
   いるが、この状態から、上記第１及び第２の多結晶乃至
   非晶質半導体領域間に、上記ＰＮ接合を破壊し得る電圧
   を与えれば、上記第１及び第２の多結晶乃至非晶質半導
   体領域間が２値表示で「０」（又は「１」）として低抵
   抗状態にプロクラムされ、且つ上記ＭＩＳ電界効果トラ
   ンジスタと直列関係に接続されている プログラマブル読出専用半導体記憶素子が構成されてい
   ることを特徴とするプログラマブル読出専用半導体記憶
   回路装置。