JPH0410465A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0410465A JPH0410465A JP2111110A JP11111090A JPH0410465A JP H0410465 A JPH0410465 A JP H0410465A JP 2111110 A JP2111110 A JP 2111110A JP 11111090 A JP11111090 A JP 11111090A JP H0410465 A JPH0410465 A JP H0410465A
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- Japan
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- polycrystalline silicon
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- silicon layer
- semiconductor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は第１の導電型の第１の半導体層と第２の導電
型の第２の半導体層とを含む多層構造を有し、これらの
第１．第２の半導体層の電気的接続をそれらの間に介在
する不純物ドープ多結晶半導体層を介して行う半導体装
置に関するものである。
型の第２の半導体層とを含む多層構造を有し、これらの
第１．第２の半導体層の電気的接続をそれらの間に介在
する不純物ドープ多結晶半導体層を介して行う半導体装
置に関するものである。
第２図は相補型ＭＯ３）ランジスタを用いた半導体記憶
素子の等価回路図である。同図に示すように２つの相補
型インバータ■と■′の交叉接続によりフリップフロッ
プを構成している。インバータ■は互いにゲートを共有
したＰＭＯＳ）ランジスタ１１及びＮＭＯ３）ランジス
タ１２の直列接続により構成され、ＰＭＯＳトランジス
タ１１のソースは電源１３に接続され、ＮＭＯＳトラン
ジスタ１２のソースは接地される。一方、インバータＩ
′は互いにゲートを共有したＰＭＯＳ）ランジスタ１１
′及びＮＭＯ３）ランジスタ１２′の直列接続により構
成され、ＰＭＯＳトランジスタ１１′のソースは電源１
３′に接続され、ＮＭＯ３）ランジスタ］２′のソース
は接地される。
素子の等価回路図である。同図に示すように２つの相補
型インバータ■と■′の交叉接続によりフリップフロッ
プを構成している。インバータ■は互いにゲートを共有
したＰＭＯＳ）ランジスタ１１及びＮＭＯ３）ランジス
タ１２の直列接続により構成され、ＰＭＯＳトランジス
タ１１のソースは電源１３に接続され、ＮＭＯＳトラン
ジスタ１２のソースは接地される。一方、インバータＩ
′は互いにゲートを共有したＰＭＯＳ）ランジスタ１１
′及びＮＭＯ３）ランジスタ１２′の直列接続により構
成され、ＰＭＯＳトランジスタ１１′のソースは電源１
３′に接続され、ＮＭＯ３）ランジスタ］２′のソース
は接地される。
そして、ＰＭＯＳ）−ランジスタ１１のドレインとＮＭ
Ｏ３）ランジスタ１２のドレインとの接続点であるノー
ド１５はインバータ■′のＰＭＯ３Ｉ−ランジスタ１１
′及びＮＭＯ３Ｉ−ランジスタ１２のゲートに接続され
る。一方、ＰＭＯＳトランジスタ１１′のドレインとＮ
ＭＯ３）ランジスタ１２′のドレインとの接続点である
ノード１５′はインバータ■のＰＭＯＳトランジスタ１
１及びＮＭＯ５Ｉ−ランジスタ１２のゲートに接続され
る。
Ｏ３）ランジスタ１２のドレインとの接続点であるノー
ド１５はインバータ■′のＰＭＯ３Ｉ−ランジスタ１１
′及びＮＭＯ３Ｉ−ランジスタ１２のゲートに接続され
る。一方、ＰＭＯＳトランジスタ１１′のドレインとＮ
ＭＯ３）ランジスタ１２′のドレインとの接続点である
ノード１５′はインバータ■のＰＭＯＳトランジスタ１
１及びＮＭＯ５Ｉ−ランジスタ１２のゲートに接続され
る。
これらのノード１５，１５’ は互いに反転した情報を
記憶する記憶ノードとなる。
記憶する記憶ノードとなる。
第２図で示した半導体記憶素子の例としてＩＥＤ Ｍ
８８ （Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅ Ｍｅｅｔｌｎｇ １９８ｇ）に記載
された半導体装置がある。この半導体装置は、複数の不
純物ドープ多結晶シリコン層を含む多層構造を有し、そ
の複数の不純物ドープ多結晶シリコン層を用いてＭＩＳ
Ｉ−ランジスタ構造を形成している。
８８ （Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅ Ｍｅｅｔｌｎｇ １９８ｇ）に記載
された半導体装置がある。この半導体装置は、複数の不
純物ドープ多結晶シリコン層を含む多層構造を有し、そ
の複数の不純物ドープ多結晶シリコン層を用いてＭＩＳ
Ｉ−ランジスタ構造を形成している。
第３図はＩ ＥＤＭ８８に記載されたその様な半導体記
憶素子の断面構造を示した断面図である。
憶素子の断面構造を示した断面図である。
同図に示すように、単結晶シリコン基板１上の表面にＮ
型拡散領域２が選択的に形成されている。
型拡散領域２が選択的に形成されている。
このＮ型拡散領域２．２間上に形成されたゲート絶縁膜
３を介して多結晶シリコンゲート４が形成されている。
３を介して多結晶シリコンゲート４が形成されている。
そして、これらの構成部２〜４によりインバータ■のＮ
ＭＯＳトランジスタ１２を構成している。また、同図に
おいて、ＭＯＳ）ランジスタ１２と分離酸化膜５を介す
ることにより絶縁分離された単結晶シリコン基板１上に
形成されているＮ型拡散領域２′ （２つのうちの一方
のみ図面に表れている）、ゲート絶縁膜３′及び多結晶
シリコンゲート４′によりインバータ■′のＮＭＯＳト
ランジスタ１２′を構成している。なお、ＮＭＯＳトラ
ンジスタ１２′のソース−ドレイン方向はＮＭＯ３）ラ
ンジスタ１２のそれと垂直関係にある。
ＭＯＳトランジスタ１２を構成している。また、同図に
おいて、ＭＯＳ）ランジスタ１２と分離酸化膜５を介す
ることにより絶縁分離された単結晶シリコン基板１上に
形成されているＮ型拡散領域２′ （２つのうちの一方
のみ図面に表れている）、ゲート絶縁膜３′及び多結晶
シリコンゲート４′によりインバータ■′のＮＭＯＳト
ランジスタ１２′を構成している。なお、ＮＭＯＳトラ
ンジスタ１２′のソース−ドレイン方向はＮＭＯ３）ラ
ンジスタ１２のそれと垂直関係にある。
そして、Ｎ型拡散領域２の一部、分離酸化膜５の一部及
び多結晶シリコンゲート４′の一部を除く層１，２，４
．４’及び５上に絶縁膜６が形成され、この絶縁膜６の
一部上並びにＮ型拡散領域２の一部、多結晶シリコンゲ
ート４′及び分離酸化膜５の一部上に多結晶シリコン層
７ （７ａ、 ７ｂ）が形成されており、多結晶シリ
コン層７ａの形成部分を除く層６．７ｂ上に絶縁膜８が
形成されている。そして、絶縁膜８及び多結晶シリコン
層７ａ上に選択的に多結晶シリコン層９が形成されてい
る。この多結晶シリコン層９の多結晶シリコン層７ｂ上
に対応する領域はＮ型領域９ａであり、他の領域９ｂ（
多結晶シリコン層７ａ上を含む）はＰ小領域である。こ
れらの構成部７〜９により、多結晶シリコン層７ｂをゲ
ートとし、多結晶シリコン層９のＰ小領域９ｂをドレイ
ン、ソース領域としたインバータＩのＰＭＯ５）ランジ
スタ１１を構成している。なお、多結晶シリコン層７ａ
は、ＰＭＯＳトランジスタ１１のドレインとＮＭＯＳト
ランジスタ１２のドレイン及び多結晶シリコンゲート４
′との電気的接続に用いられており、第２図のノード１
５に相当する。なお、インバータ■′のＰＭＯＳトラン
ジスタ１１′は図示していない。
び多結晶シリコンゲート４′の一部を除く層１，２，４
．４’及び５上に絶縁膜６が形成され、この絶縁膜６の
一部上並びにＮ型拡散領域２の一部、多結晶シリコンゲ
ート４′及び分離酸化膜５の一部上に多結晶シリコン層
７ （７ａ、 ７ｂ）が形成されており、多結晶シリ
コン層７ａの形成部分を除く層６．７ｂ上に絶縁膜８が
形成されている。そして、絶縁膜８及び多結晶シリコン
層７ａ上に選択的に多結晶シリコン層９が形成されてい
る。この多結晶シリコン層９の多結晶シリコン層７ｂ上
に対応する領域はＮ型領域９ａであり、他の領域９ｂ（
多結晶シリコン層７ａ上を含む）はＰ小領域である。こ
れらの構成部７〜９により、多結晶シリコン層７ｂをゲ
ートとし、多結晶シリコン層９のＰ小領域９ｂをドレイ
ン、ソース領域としたインバータＩのＰＭＯ５）ランジ
スタ１１を構成している。なお、多結晶シリコン層７ａ
は、ＰＭＯＳトランジスタ１１のドレインとＮＭＯＳト
ランジスタ１２のドレイン及び多結晶シリコンゲート４
′との電気的接続に用いられており、第２図のノード１
５に相当する。なお、インバータ■′のＰＭＯＳトラン
ジスタ１１′は図示していない。
このように、互いに電気的に接続された多結晶シリコン
層７．９からなる多層構造を用いて相補型インバータを
構成することができる。
層７．９からなる多層構造を用いて相補型インバータを
構成することができる。
ところで、トランジスタの電気的接続を多結晶シリコン
層７ａにより行う関係上、多結晶シリコン層７ａはＰ型
あるいはＮ型の導電型を有する必要がある。ここで多結
晶シリコン層７ａをＮ型で構成すると、多結晶シリコン
層９のＰ小領域９ｂと多結晶シリコン層７ａとの間でＰ
Ｎ接合が形成される。一方、多結晶シリコン層７ａをＰ
型で構成すると、Ｎ型拡散領域２と多結晶シリコン層７
ａとの間でＰＮ接合が形成される。
層７ａにより行う関係上、多結晶シリコン層７ａはＰ型
あるいはＮ型の導電型を有する必要がある。ここで多結
晶シリコン層７ａをＮ型で構成すると、多結晶シリコン
層９のＰ小領域９ｂと多結晶シリコン層７ａとの間でＰ
Ｎ接合が形成される。一方、多結晶シリコン層７ａをＰ
型で構成すると、Ｎ型拡散領域２と多結晶シリコン層７
ａとの間でＰＮ接合が形成される。
このように、異なる導電型の２つの半導体層の電気的接
続を不純物ドープ多結晶半導体層で行う場合、必ずＰＮ
接合部が生じるため、電流の流れる方向が制限を受はデ
バイスの総合性能が低下してしまうという問題点があっ
た。
続を不純物ドープ多結晶半導体層で行う場合、必ずＰＮ
接合部が生じるため、電流の流れる方向が制限を受はデ
バイスの総合性能が低下してしまうという問題点があっ
た。
この発明は上記のような問題点を解決するためになされ
たもので、異なる導電型の２つの半導体層の電気的接続
を任意の導電型の不純物ドープ多結晶半導体層を介して
行っても、性能が劣化しない半導体装置を得ることを目
的とする。
たもので、異なる導電型の２つの半導体層の電気的接続
を任意の導電型の不純物ドープ多結晶半導体層を介して
行っても、性能が劣化しない半導体装置を得ることを目
的とする。
この発明にかかる半導体装置は第１の導電型の第１の半
導体層と第２の導電型の第２の半導体層とを含む多層構
造を有し、前記第１の半導体層と前記第２の半導体層と
の電気的接続をそれらの間に介在する第１あるいは第２
の導電型の多結晶半導体層を介して行っており、前記第
１及び第２の半導体層のうち、前記多結晶半導体層と異
なる導電型の半導体層と前記多結晶半導体層との間に金
属層あるいは金属シリサイド層を介挿している。
導体層と第２の導電型の第２の半導体層とを含む多層構
造を有し、前記第１の半導体層と前記第２の半導体層と
の電気的接続をそれらの間に介在する第１あるいは第２
の導電型の多結晶半導体層を介して行っており、前記第
１及び第２の半導体層のうち、前記多結晶半導体層と異
なる導電型の半導体層と前記多結晶半導体層との間に金
属層あるいは金属シリサイド層を介挿している。
この発明においては、互いに異なる導電型の第１及び第
２の半導体層のうち、多結晶半導体層と異なる導電型の
半導体層と多結晶半導体層との間に金属層あるいは金属
シリサイド層を介挿しているため、この半導体層と多結
晶半導体層との間にＰＮ接合は形成されない。
２の半導体層のうち、多結晶半導体層と異なる導電型の
半導体層と多結晶半導体層との間に金属層あるいは金属
シリサイド層を介挿しているため、この半導体層と多結
晶半導体層との間にＰＮ接合は形成されない。
特に第１．第２の半導体層のうち少なくとも一方を多結
晶半導体層とすると、多層構造における複数の不純物ド
ープ多結晶半導体層を用いてＭｌＳトランジスタを形成
する半導体装置において、効果的な層間接続を実現でき
る。
晶半導体層とすると、多層構造における複数の不純物ド
ープ多結晶半導体層を用いてＭｌＳトランジスタを形成
する半導体装置において、効果的な層間接続を実現でき
る。
第１図はこの発明による半導体装置を第２図で示した半
導体記憶素子に適用した一実施例を示す断面図である。
導体記憶素子に適用した一実施例を示す断面図である。
同図に示すように、多結晶シリコン層７ａと多結晶シリ
コン層９のＰ型頭域９ｂとの間にチタンシリサイド層２
１が介挿されている。
コン層９のＰ型頭域９ｂとの間にチタンシリサイド層２
１が介挿されている。
なお、他の構成は第３図と同様であるため説明は省略す
る。
る。
以下、第１図の半導体装置の形成方法について説明する
。まず、既知の方法で単結晶シリコン基板１上にＮ型拡
散領域２，２′、ゲート絶縁膜３３′、多結晶シリコン
ゲート４，４’ 、分離酸化膜５、絶縁膜６、多結晶シ
リコン層７ （７ａ、 ７ｂ）及び絶縁膜８を形成す
る。このとき、絶縁膜８は全面に形成されている。また
、多結晶シリコン層７の導電型はＮ型に設定されている
。
。まず、既知の方法で単結晶シリコン基板１上にＮ型拡
散領域２，２′、ゲート絶縁膜３３′、多結晶シリコン
ゲート４，４’ 、分離酸化膜５、絶縁膜６、多結晶シ
リコン層７ （７ａ、 ７ｂ）及び絶縁膜８を形成す
る。このとき、絶縁膜８は全面に形成されている。また
、多結晶シリコン層７の導電型はＮ型に設定されている
。
そして、写真製版技術により多結晶シリコン層７ａ上に
対応する絶縁膜８を除去し開孔部を設ける。その後、ス
パッタ法により均一な膜厚のチタン（Ｔｉ）層を全面に
形成する。次に、ＲＴＡ（Ｒａｐｉｄ Ｔｅｍｐｅｒａ
ｔｕｒｅ Ａｎｅａｌ ）法により多結晶シリコン層７
ａ上に形成されたチタン層のみチタンシリサイド反応を
生じさせシリサイド化する。そして、チタンシリサイド
は溶融せず純粋のチタンのみ溶融する薬品を用いてチタ
ンのみ除去することにより、第１図に示すように自己整
合的に、チタンシリサイド層２１を形成する。
対応する絶縁膜８を除去し開孔部を設ける。その後、ス
パッタ法により均一な膜厚のチタン（Ｔｉ）層を全面に
形成する。次に、ＲＴＡ（Ｒａｐｉｄ Ｔｅｍｐｅｒａ
ｔｕｒｅ Ａｎｅａｌ ）法により多結晶シリコン層７
ａ上に形成されたチタン層のみチタンシリサイド反応を
生じさせシリサイド化する。そして、チタンシリサイド
は溶融せず純粋のチタンのみ溶融する薬品を用いてチタ
ンのみ除去することにより、第１図に示すように自己整
合的に、チタンシリサイド層２１を形成する。
そして、絶縁膜８及びチタンシリサイド層２１上に選択
的に多結晶シリコン層９を形成した後、この多結晶シリ
コン層９にＮ型及びＰ型の不純物を選択的に添加するこ
とにより、第１図に示すように、多結晶シリコン層９に
Ｎ型領域９ａ及びＰ型頭域９ｂを選択的に形成する。
的に多結晶シリコン層９を形成した後、この多結晶シリ
コン層９にＮ型及びＰ型の不純物を選択的に添加するこ
とにより、第１図に示すように、多結晶シリコン層９に
Ｎ型領域９ａ及びＰ型頭域９ｂを選択的に形成する。
この実施例では、多結晶シリコン層９のＰ型頭域９ｂと
Ｎ型の多結晶シリコン層７ａとの間にチタンシリサイド
層２１を介挿することにより、多結晶シリコン層９のＰ
型頭域９ｂとＮ型の多結晶シリコン層７ａとの間にＰＮ
接合を形成しないように構成している。したがって、多
結晶シリコン層９のＰ型頭域９ｂとチタンシリサイド層
２１の間及びチタンシリサイド層２１とＮ型の多結晶シ
リコン層７ａの間はいずれも、オーミック接合とするこ
とができる。このため、互いに異なる導電型の多結晶シ
リコン層９のＰ型頭域９ｂとＮ型拡散領域２との電気的
接続にＮ型の多結晶シリコン層７ａを用いてもデバイス
の性能は劣化しない。
Ｎ型の多結晶シリコン層７ａとの間にチタンシリサイド
層２１を介挿することにより、多結晶シリコン層９のＰ
型頭域９ｂとＮ型の多結晶シリコン層７ａとの間にＰＮ
接合を形成しないように構成している。したがって、多
結晶シリコン層９のＰ型頭域９ｂとチタンシリサイド層
２１の間及びチタンシリサイド層２１とＮ型の多結晶シ
リコン層７ａの間はいずれも、オーミック接合とするこ
とができる。このため、互いに異なる導電型の多結晶シ
リコン層９のＰ型頭域９ｂとＮ型拡散領域２との電気的
接続にＮ型の多結晶シリコン層７ａを用いてもデバイス
の性能は劣化しない。
なお、多結晶シリコン層７ａの導電型をＰ型に設定した
場合、多結晶シリコン層７ａとＮ型拡散領域２との間に
チタンシリサイド層２１を介挿することになる。すなわ
ち、多結晶シリコン層９のＰ型領域９ａ及びＮ型拡散領
域２のうち、多結晶シリコン層７ａと異なる導電型のも
のと多結晶シリコン層７ａとの間にチタンシリサイド層
２１を介挿すればよい。
場合、多結晶シリコン層７ａとＮ型拡散領域２との間に
チタンシリサイド層２１を介挿することになる。すなわ
ち、多結晶シリコン層９のＰ型領域９ａ及びＮ型拡散領
域２のうち、多結晶シリコン層７ａと異なる導電型のも
のと多結晶シリコン層７ａとの間にチタンシリサイド層
２１を介挿すればよい。
なお、チタンシリサイドに限らず、金属、金属シリサイ
ドであればチタンシリサイド層２１の代りに使用可能で
ある。ただし、高熱処理が行われる製造プロセス中に変
質しないようにチタン等の高融点金属を用いる方が望ま
しい。また、金属シリサイドを用いれば前述したように
自己整合的に形成できる利点がある。
ドであればチタンシリサイド層２１の代りに使用可能で
ある。ただし、高熱処理が行われる製造プロセス中に変
質しないようにチタン等の高融点金属を用いる方が望ま
しい。また、金属シリサイドを用いれば前述したように
自己整合的に形成できる利点がある。
また、この発明は上記した例に限らず、第１の導電型の
第１の半導体層と第２の導電型の第２の半導体層とを含
む多層構造を有し、第１の半導体層と第２の半導体層と
の電気的接続をそれらの間に介在する第１あるいは第２
の導電型の多結晶半導体層を介して行う半導体装置全て
に適用可能である。
第１の半導体層と第２の導電型の第２の半導体層とを含
む多層構造を有し、第１の半導体層と第２の半導体層と
の電気的接続をそれらの間に介在する第１あるいは第２
の導電型の多結晶半導体層を介して行う半導体装置全て
に適用可能である。
以上説明したように、この発明によれば、互いに異なる
導電型の第１及び第２の半導体層のうち、多結晶半導体
層と異なる導電型の半導体層と多結晶半導体層との間に
金属層あるいは金属シリサイド層を介挿しているため、
この半導体層と多結晶４′導体層との間にＰＮ接合は形
成されず、このため、異なる導電型の２つの半導体層の
電気的接続を任意の導電型の不純物ドープ多結晶半導体
層を介して行っても、デバイスとしての性能は劣化しな
い。
導電型の第１及び第２の半導体層のうち、多結晶半導体
層と異なる導電型の半導体層と多結晶半導体層との間に
金属層あるいは金属シリサイド層を介挿しているため、
この半導体層と多結晶４′導体層との間にＰＮ接合は形
成されず、このため、異なる導電型の２つの半導体層の
電気的接続を任意の導電型の不純物ドープ多結晶半導体
層を介して行っても、デバイスとしての性能は劣化しな
い。
特に第１．第２の半導体層のうち少なくとも一方□を多
結晶半導体層とする゛と、多層構造における複数の不純
物ドープ多結晶半導体層を用いてＭＩＳトランジスタを
形成する半導体装置において、効果的な層間接続が実現
できる効果がある。
結晶半導体層とする゛と、多層構造における複数の不純
物ドープ多結晶半導体層を用いてＭＩＳトランジスタを
形成する半導体装置において、効果的な層間接続が実現
できる効果がある。
第１図はこの発明の一実施例である半導体記憶素子の構
造を示す断面図、第２図は従来の半導体記憶素子の等価
回路を示す回路図、第３図は従来の半導体記憶素子の構
造を示す断面図である。 図において、２，２′はＮ型拡散領域、４゜４′は多結
晶シリコンゲート、７ （７ａ、７ｂ）は多結晶シリコ
ン層、９ （９ａ、９ｂ）は多結晶シリコン層、２１は
チタンシリサイド層である。 なお、各図中同一符号は同一または相当部分を示す。
造を示す断面図、第２図は従来の半導体記憶素子の等価
回路を示す回路図、第３図は従来の半導体記憶素子の構
造を示す断面図である。 図において、２，２′はＮ型拡散領域、４゜４′は多結
晶シリコンゲート、７ （７ａ、７ｂ）は多結晶シリコ
ン層、９ （９ａ、９ｂ）は多結晶シリコン層、２１は
チタンシリサイド層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）第１の導電型の第１の半導体層と第２の導電型の
第２の半導体層とを含む多層構造を有し、前記第１の半
導体層と前記第２の半導体層との電気的接続をそれらの
間に介在する第１あるいは第２の導電型の多結晶半導体
層を介して行う半導体装置において、 前記第１及び第２の半導体層のうち、前記多結晶半導体
層と異なる導電型の半導体層と前記多結晶半導体層との
間に金属層あるいは金属シリサイド層を介挿したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111110A JPH0410465A (ja) | 1990-04-26 | 1990-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111110A JPH0410465A (ja) | 1990-04-26 | 1990-04-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410465A true JPH0410465A (ja) | 1992-01-14 |
Family
ID=14552663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111110A Pending JPH0410465A (ja) | 1990-04-26 | 1990-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410465A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392237A (en) * | 1992-09-25 | 1995-02-21 | Rohm Co., Ltd. | Semiconductor memory device with EEPROM in trench with polysilicon/metal contacting to source and drain in virtual ground type array |
| US5721445A (en) * | 1995-03-02 | 1998-02-24 | Lucent Technologies Inc. | Semiconductor device with increased parasitic emitter resistance and improved latch-up immunity |
| US6100592A (en) * | 1997-03-13 | 2000-08-08 | Micron Technology, Inc. | Integrated circuitry and method of forming a contact landing pad |
| US6136692A (en) * | 1997-02-20 | 2000-10-24 | Nec Corporation | Method for forming metal plug electrode in semiconductor device |
-
1990
- 1990-04-26 JP JP2111110A patent/JPH0410465A/ja active Pending
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